[发明专利]一种基于FPGA低开销并行循环冗余校验方法及应用

权利要求书

1.一种基于FPGA低开销并行循环冗余校验方法，其特征在于，所述基于FPGA低开销并行循环冗余校验方法包括以下步骤：

第一步，确定并行化参数，选择分组步进值s时，确定FPGA的型号，使分组步进值s等于FPGA的LUT的输入引脚数；

第二步，计算大小为l×m的第一中间结果矩阵MD_1；

第三步，计算QB_n的计算结果，即大小为l×1的第二中间结果向量MD_2；

第四步，计算大小为l×1的输出结果向量COUT；

所述第二步还包括：

(1)将大小为l×m的变量矩阵初始化为零矩阵，将常量m初始化为将常量st初始化为/将大小为(st+1)×l×m的变量矩阵MD_temp初始化为零矩阵，将变量i，j，k的初始值设置为0；

(2)若(j×s+k)＜n，计算将结果赋给MD_temp[0][i][j]；若(j×s+k)＝n，MD_temp[i][j]保持不变；

(3)若k＜s，将变量k加1，转到(2)；若k＝s，将变量k设置为0，转到(4)；

(4)若j＜m，将变量j加1，转到(2)；若变量j＝m，将变量j设置为0，转到(5)；

(5)若i＜l，将变量i加1，转到(2)；若变量i＝l，将变量i设置为0，转到(6)；

(6)将变量矩阵MD_temp[0]赋给第一中间结果矩阵MD_1；

所述第三步还包括：

(1)将大小为l×1的向量MD_2初始化为0向量，将大小为l×1的向量MD_2_temp初始化为0向量，将变量u₁初始化为0，将变量u₂初始化为m，将大小为l×m的变量矩阵MD_temp[0]初始化为零矩阵，将变量stage初始化为0；

(2)若(j×s+k)＜u₁，计算将结果赋给MD_temp[stage+1][i][j]；若(j×s+k)＝u₁，MD_temp[stage+1][i][j]保持不变；

(3)若k＜s，将变量k加1，转到(2)；若k＝s，将变量k设置为0，转到(4)；

(4)若j＜u₂，将变量j加1，转到(2)；若变量j＝u₂，将变量j设置为0，转到(5)；

(5)若i＜l，将变量i加1，转到(2)；若变量i＝l，将变量i设置为0，转到(5)；

(6)若stage＜st，将变量stage加1，将变量u₂赋给变量u₁，计算将结果赋给变量u₂，转到(2)；若stage＝st，将变量stage设置为0，转到(7)；

(7)将变量MD_temp[st][i][0]赋给变量MD_2_temp[i]，转到步骤(8)；

(8)若i＜l，将变量i加1，转到(7)；若变量i＝l，将变量i设置为0，转到(9)；

(9)将变量MD_2_temp赋给第二中间结果向量MD_2；

所述第四步还包括：

(1)将大小为l×1的变量C_reg初始化为[1,1,...,1]^T；

(2)计算P·C_reg，将结果赋给C_reg；

(3)计算将结果赋给C_reg；/

(4)将变量C_reg赋给输出结果向量COUT。