[发明专利]一种基于FPGA低开销并行循环冗余校验方法及应用

说明书

本发明属于网络通信技术领域，公开了一种基于FPGA低开销并行循环冗余校验方法及应用，确定并行化参数，选择分组步进值s时，确定FPGA的型号，使分组步进值s等于FPGA的LUT的输入引脚数；计算大小为l×m的第一中间结果矩阵MD_1；计算QB_n的计算结果，即大小为l×1的第二中间结果向量MD_2；计算大小为l×1的输出结果向量COUT。本发明选择分组步进值s时，首先确定FPGA的型号，然后使分组步进值s等于该款FPGA的LUT的输入引脚数，使LUT的利用率达到了100％，克服了现有技术中LUT资源利用率低的问题，使得本发明具有了LUT资源开销低的优点。

技术领域

本发明属于网络通信技术领域，尤其涉及一种基于FPGA低开销并行循环冗余校验方法及应用。

背景技术

目前，最接近的现有技术：循环冗余校验码是一种被广泛应用的检错码，被用于以太网、PCIe等传输协议中。传统的循环冗余校验码基于串行电路实现，无法满足现代通信系统对高吞吐量的要求，因此吞吐量更高的并行循环冗余校验码得到了广泛的应用。FPGA由于其本身的并行特性，成为实现并行循环冗余校验码的理想选择，而现有的基于FPGA的并行循环冗余校验码实现方案，并不考虑FPGA底层电路特性，尤其是LUT(Look Up Table，查找表)的输入引脚数这一重要特性没有被关注。因此，现有的基于FPGA的并行循环冗余校验码实现方案面临着LUT资源开销过大的问题。

国核自仪系统工程有限公司在其申请的专利文献“基于FPGA的并行循环冗余校验运算电路”(公开号CN102891685，申请号CN2012103477511)中公开了一种基于FPGA的并行循环冗余校验运算电路。该发明提供的电路，改变生成多项式时，不需要重新计算CRC运算所需的系统矩阵。该方法的不足之处是：其一，多项式矩阵计算模块、系统矩阵计算模与单位矩阵输出模块均会造成额外的LUT资源开销；其二，该电路并未考虑FPGA底层电路特性，无法充分利用LUT资源，导致不必要的LUT资源浪费。导致这些问题的原因在于，算法的设计者未考虑FPGA底层电路特性，导致LUT资源利用率较低，如果可以解决这些问题，可以显著提高FPGA资源利用率。

综上所述，现有技术存在的问题是：

(1)现有基于FPGA的并行循环冗余校验运算存在多项式矩阵计算模块、系统矩阵计算模与单位矩阵输出模块均造成额外的LUT资源开销。

(2)现有基于FPGA的并行循环冗余校验运算存在未考虑FPGA底层电路特性，无法充分利用LUT资源，导致LUT资源浪费。

解决上述技术问题的难度：解决该问题需要系统设计者对算法和FPGA底层结构都有较为深入的了解，并将二者结合起来。

解决上述技术问题的意义：解决该问题可以降低并行循环冗余校验算法的实现开销，显著提高FPGA资源的利用率，可以广泛应用于400G以太网MAC核、基于SmartNIC的循环冗余校验算法卸载等场景中。

发明内容

针对现有技术存在的问题，本发明提供了一种基于FPGA低开销并行循环冗余校验方法及应用。

本发明是这样实现的，一种基于FPGA低开销并行循环冗余校验方法，所述基于FPGA低开销并行循环冗余校验方法包括以下步骤：

第一步，确定并行化参数，选择分组步进值s时，确定FPGA的型号，使分组步进值s等于FPGA的LUT的输入引脚数；

第二步，计算大小为l×m的第一中间结果矩阵MD_1；

第三步，计算QB_n的计算结果，即大小为l×1的第二中间结果向量MD_2；

第四步，计算大小为l×1的输出结果向量COUT。

进一步，所述第一步还包括：

(1)确定循环冗余校验生成多项式参数向量，将该向量记做：