[发明专利]非易失性半导体存储装置

说明书

实施方式提供一种能够实现高速动作的半导体存储装置。实施方式的半导体存储装置具备：存储单元；字线，连接于存储单元；源极线，连接于存储单元；位线，连接于存储单元；感测放大器，连接于存储单元；以及控制电路；在存储单元的读出动作中，控制电路构成为，对字线施加第1电压，在施加了第1电压之后，施加大于第1电压的第2电压，在施加了第2电压之后，施加大于第1电压且小于第2电压的第3电压，相应于对字线施加第2电压的时序而对源极线施加第4电压，在施加了第4电压之后，施加小于第4电压的第5电压，在施加了第5电压之后，施加大于第5电压的第6电压，相应于对源极线施加第4电压的时序而对感测放大器施加第7电压。

[相关申请案]

本申请案享有以日本专利申请案2019-156008号(申请日：2019年8月28日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种非易失性半导体存储装置。

背景技术

作为非易失性半导体存储装置已知有NAND(Not and，与非)型闪速存储器。

发明内容

实施方式提供一种能够实现高速动作的半导体存储装置。

本实施方式的半导体存储装置具备：存储单元；字线，连接于存储单元；源极线，连接于存储单元；位线，连接于存储单元；感测放大器，连接于存储单元；以及控制电路；在存储单元的读出动作中，控制电路构成为，对字线施加第1电压，在施加了第1电压之后，施加大于第1电压的第2电压，在施加了第2电压之后，施加大于第1电压且小于第2电压的第3电压，相应于对字线施加第2电压的时序而对源极线施加第4电压，在施加了第4电压之后，施加小于第4电压的第5电压，在施加了第5电压之后，施加大于第5电压的第6电压，相应于对源极线施加第4电压的时序而对感测放大器施加第7电压。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的一例的框图。

图2是表示第1实施方式的半导体存储装置的构成的一例的框图。

图3是表示第1实施方式的半导体存储装置中的存储单元阵列的电路构成的一例的图。

图4是表示利用第1实施方式的半导体存储装置的存储单元晶体管形成的阈值分布的一例的图。

图5是表示第1实施方式的半导体存储装置中的感测放大器模块的电路构成的一部分的一例的图。

图6是表示第1实施方式的半导体存储装置中的某驱动器的电路构成的一例的图。

图7是表示在第1实施方式的比较例(以往例)的半导体存储装置中的读出动作中利用的施加至各种电路构成要素的电压的时间变化的一例的时序图。

图8是表示在第1实施方式的半导体存储装置中的读出动作中利用的施加至各种电路构成要素的电压的时间变化的一例的时序图。

图9(A)、(B)是表示第1实施方式的半导体存储装置中的读出动作的变化例的时序图。

图10是表示在第2实施方式的半导体存储装置中的读出动作中利用的施加至各种电路构成要素的电压的时间变化的一例的时序图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，关于具有相同的功能以及构成的构成要素，标注共通的参照符号。另外，在将具有共通的参照符号的多个构成要素加以区别的情况下，对该共通的参照符号标注下标来加以区别。此外，在关于多个构成要素不需要特别区别的情况下，对这些多个构成要素仅标注共通的参照符号，而不标注下标。

＜第1实施方式＞

以下，对第1实施方式的半导体存储装置1进行说明。