[发明专利]特征映射缩放的精度补偿方法、系统及存储介质

说明书

本申请公开了一种特征映射缩放的精度补偿方法，包括以下步骤：获取原始特征和目标特征的映射数据，其中所述映射数据至少包括位宽、通道数、特征水平像素个数以及特征垂直像素个数；根据所述原始特征映射和所述目标特征各自的特征水平像素个数以及特征垂直像素个数，在通道数所指示的各个通道上基于位宽分别计算所述目标特征在水平方向和垂直方向上的插值坐标；根据所述原始特征映射和所述目标特征各自的插值坐标，在通道数所指示的各个通道上基于位宽计算所述原始特征在目标特征的各个插值坐标处的插值权重；根据原始特征在各个位置的像素值和在各个插值坐标处的插值权重，确定目标特征映射。本申请还公开了相应的计算机系统和存储介质。

技术领域

本发明涉及计算机视觉领域，尤其涉及用于双线性缩放算法中的特征映射缩放的精度补偿方法、系统及存储介质。

背景技术

在计算机视觉领域中，深度神经网络的研究受到了广泛的关注，尤其是其中卷积神经网络得到了快速的发展。相比已有技术，卷积神经网络在众多如人脸检测识别、语音识别、物体分类等应用的准确率上得到大幅提升。其中部分应用的准确率甚至已超过人类的平均水平。这使基于卷积神经网络技术的电子产品投入现实生活成为了可能。在常规应用中，完成一次卷积神经网络计算往往需要上十亿(giga)次甚至万亿(tera)次的乘加运算，这使得数据交互量也较高。目前主要的卷积神经网络方案有以下几种：使用通用CPU(Central Processing Unit，中央处理器)处理，然而CPU没有大量的专用乘加电路和没有专用的数据存储通路，使得能耗比较低；使用专用GPU(Graphic Processing Unit，图形处理器)处理，虽然新型的GPU内置有专门为卷积神经网络而设的乘加运算阵列，能够高效地处理大部分网络结构，但是其功耗也较大，在移动设备等应用场合中并不适用；使用FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)和ASIC(ApplicationSpecific Integrated Circuit，专用集成电路)处理，前者通过配套的EDA(ElectronicsDesign Automation，电子设计自动化)软件工具，能实现较高效的专用电路设计，后者能更灵活地实现专用电路，两者都能达到较高的能效比，满足不同运算密度的要求。

在目标检测、语义分割的应用中，Mask R-CNN(Mask Region-based ConvolutionNeural Network)就凭借较高的AP(Average Precision，平均精度)成为一个较常用的神经网络模型。相对于较早的Faster R-CNN模型，Mask R-CNN的一个重要改进是使用ROI(Region On Interest，显示区域开窗)Align(对齐)替代ROI Pooling(池化)，其核心思想是先使用双线性缩放再进行Pooling，减少或甚至取消在ROI Pooling过程中ROI边界上和bins中的量化计算量，从而提高了分割精度。

ROI Align中使用到的双线性缩放算法早已在经典图像视频领域有广泛的应用。其重要功能之一是把原始宽高尺寸为[W_in,H_in]的图像或视频帧的三原色或亮度通道变换成目标宽高尺寸[W_out,H_out]。不同的是，由于在卷积神经网络中，处理的对象是特征映射(Feature Map)，因此其实际通道数的范围可以从1到几千不等，从而在卷积神经网络专用电路中，通常需要执行多通道并行计算以提高处理速度。

发明内容

为减少专用电路的复杂度，常用的专用电路设计方法需要把浮点乘除法转换成定点运算。因为原始宽高与目标宽高并不一定是整除关系，所以若需保证电路的误差范围越小，定点小数位则需要相应地变大，而成本也随之上升。本申请提出一种特征映射缩放的精度补偿方法、系统及存储介质，能够获得在保证相同精度的同时，实现减少电路复杂度，从而降低电路成本的效果。

为了实现上述目的，本申请采用以下的技术方案。