[发明专利]一种对IRIG-B（DC）码的解码和编码系统及方法

权利要求书

1.一种对IRIG-B(DC)码的解码和编码系统，其特征在于，包括FPGA寄存器，以及分别与所述FPGA寄存器连接的GPS、时统设备以及CPU；

所述FPGA寄存器用于根据GPS输入的准秒时刻脉冲lpps以及IRIG-B(DC)码串行数据实现对IRIG-B(DC)码的编码和解码操作；

所述CPU用于系统控制，实现对FPGA的访问和管理；

所述GPS用于向FPGA寄存器发送准秒时刻脉冲lpps以及时间信息；

所述时统设备用于向FPGA寄存器发送IRIG-B(DC)码，以及接收FPGA寄存器发送的串行的IRIG-B(DC)码，利用发送和接收的IRIG-B(DC)码校准实时时间；

所述解码过程包括以下步骤：

A1、接受串行的IRIG-B(DC)码信号；

A2、根据所述IRIG-B(DC)码信号确定IRIG-B(DC)码的准秒位置，并根据所述准秒位置开始接收数据；

所述步骤A2包括以下步骤：

C1、对所述IRIG-B(DC)码信号的码元周期进行计数；

C2、利用计数器对所述IRIG-B(DC)码上升沿进行清零处理，并在下降沿时根据计数的值，得到当前码元的值；

C3、根据所述当前码元的值检测是否存在两个连续的P码，若是，则确定IRIG-B(DC)码的准秒位置，并开始进行数据接收，同时利用计数器对接收到的码元个数进行计数，并进入步骤A3，否则，返回步骤C1；

所述步骤C3中开始进行数据接收包括以下步骤：

D1、针对在IDLE状态下，判断当前接收到的码元值是否为P码，若是，则跳转到P0状态，并进入步骤D2，否则，重复步骤D1，其中，IDLE表示初始状态或空闲状态，P0表示接收到第一个P码；

D2、针对在P0状态下，判断当前接收到的码元值是否为P码，若是，则跳转至PR状态，并进入步骤D3，否则，返回步骤D1，并重新等待接收P码，其中，PR表示接收到两个连续的P码；

D3、针对在PR状态下，判断当前接收到的码元值是否为P码，若是，则继续保持在PR状态，否则，进入步骤D4；

D4、针对在PR状态下，判断当前接收到的码元值是否为0或1，若是，则跳转至RDATA状态，并进入步骤D5，否则，重复步骤D4；或

针对在PR状态下，判断当前接收到的码元值是否为无效码，若是，则返回步骤D1，并放弃当前数据，重新接收数据，否则，返回步骤D3，其中，RDATA表示正在接受数据；

D5、针对在RDATA状态下，判断当前接收到的码元值是否为两个连接的P码，若是，则返回步骤D3，重新接收数据，否则，开始进行数据接收，同时利用计数器对接收到的码元个数进行计数，并进入步骤A3；

A3、根据IRIG-B(DC)码的占空比确定IRIG-B(DC)码的码元个数；

A4、根据所述IRIG-B(DC)码的码元个数，判断是否接受完所有串行的IRIG-B(DC)码信号，若是，则将接收到的时间信息数据保存至FPGA内部的寄存器中，完成对IRIG-B(DC)码的解码操作，否则，返回步骤A1；

所述编码过程包括以下步骤：

B1、从FPGA内部的寄存器中提取时间信息数据；

B2、接收GPS输入的准秒时刻脉冲lpps，产生IRIG-B(DC)码准秒时沿，并开始编码操作；

B3、根据所述时间信息数据以及IRIG-B(DC)码准秒时沿，控制IRIG-B(DC)码的高低电平时间，完成对IRIG-B(DC)码的编码操作，其实现方法如下：

E1、根据所述时间信息数据以及IRIG-B(DC)码准秒时沿，确定IRIG-B(DC)码的开始位置，开始接收数据，并进入步骤E2；

E2、将输入的时间信息数据存储至FPGA内部的寄存器，并利用FPGA内部的寄存器发送IRIG-B(DC)码，同时利用10ms计数器对发送的IRIG-B(DC)码的码元周期进行计数操作；

E3、根据IRIG-B(DC)码的赋值生成不同占空比的信号；

E4、根据不同占空比的信号以及码元周期的个数控制IRIG-B(DC)码的高低电平时间，完成对IRIG-B(DC)码的编码操作。