[发明专利]半导体结构的形成方法

说明书

一种半导体结构的形成方法，形成方法包括：提供基底；在基底上形成图形材料层；对图形材料层进行多次凹槽形成步骤，依次在图形材料层的多个位置形成凹槽，剩余的图形材料层作为图形层，凹槽形成步骤包括：在图形材料层上形成掩膜层，掩膜层包括第一掩膜层和位于第一掩膜层上的第二掩膜层，第二掩膜层具有开口；以第二掩膜层为掩膜，刻蚀图形材料层，在图形材料层中形成凹槽；位于图形材料层顶面的第一掩膜层作为保护层；去除第二掩膜层；形成图形层后，去除保护层。本发明实施例，形成图形层后，去除保护层，从而图形层顶面与所有的凹槽侧壁交界区域的材料只受到一次损伤，因此凹槽侧壁顶部的倒角较小，有利于优化半导体结构的电学性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在IC芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(FET)的器件，然后在集成电路制造后段制程(Back End of Line，BEOL)中形成互连结构。

正如摩尔定律所预测的，半导体衬底尺寸的不断缩小，以及为了提高器件的性能在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对电路连接的可靠性影响很大，严重时会影响半导体器件的正常工作。

发明内容

本发明实施例解决的问题是提供半导体结构的形成方法，提升器件的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成图形材料层；对所述图形材料层进行多次凹槽形成步骤，依次在所述图形材料层的多个位置形成凹槽，剩余的所述图形材料层作为图形层，所述凹槽形成步骤包括：在所述图形材料层上形成掩膜层，所述掩膜层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有开口；以所述第二掩膜层为掩膜，刻蚀所述图形材料层，在所述图形材料层中形成凹槽；位于所述图形材料层顶面的所述第一掩膜层作为保护层；去除所述第二掩膜层；形成所述图形层后，去除所述保护层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例所提供的半导体结构的形成方法中，在所述凹槽形成步骤中，在所述图形材料层上形成掩膜层，所述掩膜层包括第一掩膜层和位于所述第一掩膜层上的第二掩膜层，所述第二掩膜层具有开口，以所述第二掩膜层为掩膜刻蚀所述图形材料层，在所述图形材料层中形成凹槽，位于所述图形材料层顶面的所述第一掩膜层作为保护层，这样被所述保护层覆盖的所述图形材料层的顶面，不会在形成凹槽的过程中暴露，相应的所述图形材料层顶面与凹槽侧壁交界区域的材料不易受到损伤；形成所述图形层后，去除所述保护层，从而所述图形层顶面与所有的凹槽侧壁交界区域的材料只受到一次损伤，因此所述凹槽侧壁顶部的倒角较小，从而后续在所述凹槽中形成的顶部掩膜层的顶部不易存在缝隙，去除图形层，以所述顶部掩膜层为掩膜刻蚀基底，形成剩余基底和位于所述剩余基底上的隔离层，所述隔离层的顶部不易存在缝隙，在所述隔离层之间的剩余基底上形成导电层，形成导电层的导电材料不易沉积在所述隔离层的顶部，有利于降低导电层漏电流的概率，有利于优化半导体结构的电学性能。

附图说明

图1至图10是一种半导体结构的形成方法中各步骤对应的结构示意图；

图11至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式