[发明专利]存储器系统及控制半导体存储装置的方法

说明书

本发明的实施方式提供一种能够提升动作可靠性的存储器系统和控制半导体存储装置的方法。一实施方式的存储器系统包括控制器、及半导体存储装置。在第1写入动作(PPP mode的选择ZN0)中，对第1列群ZN0写入数据。在第2写入动作(PPP mode的选择ZN3)中，对第2列群ZN3写入数据。半导体存储装置对于写入动作中的动作设定值，在第1写入动作(选择ZN0时)中使用第1设定值，在第2写入动作(选择ZN3时)中使用与所述第1设定值不同的第2设定值。

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2016年3月9日、申请号为201610133653.6、发明名称为“存储器系统”的发明专利申请案。

相关申请案

本申请案享受以日本专利申请2015-179942号(申请日：2015年9月11日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种存储器系统。

背景技术

已知有存储单元呈三维排列的NAND(Not AND，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提升动作可靠性的存储器系统。

本实施方式的存储器系统包括：半导体存储装置，包含与行及列建立了关联的多个存储单元；以及控制器，对于半导体存储装置，以第1写入动作及第2写入动作中的任一写入动作写入数据。在第1写入动作中，对于任一行地址，将数据写入到与第1列群对应的存储单元中，且将与第2列群对应的存储单元设为写入禁止，该第1列群包含地址连续的第1列及第2列且为所有列的一部分，该第2列群包含地址连续的第3列及第4列且与第1列群为不同列群。在第2写入动作中，将数据写入到与第2列群对应的存储单元中，且将与第1列群对应的存储单元设为写入禁止。半导体存储装置对于写入动作中的字线的动作设定值，在第1写入动作中使用第1设定值，在第2写入动作中使用与第1设定值不同的第2设定值。

附图说明

图1是第1实施方式的存储器系统的框图。

图2是第1实施方式的半导体存储装置所具备的区块的电路图。

图3是第1实施方式的半导体存储装置所具备的区块的剖视图。

图4是第1实施方式的半导体存储装置中的页面的概念图。

图5是第1实施方式的半导体存储装置所具备的条件表格的概念图。

图6是表示第1实施方式的控制器的动作的流程图。

图7是表示第1实施方式的存储器系统的指令顺序的时序图。

图8是表示第1实施方式的存储器系统的指令顺序的时序图。

图9是表示第1实施方式的存储器系统的指令顺序的时序图。

图10是表示第1实施方式的半导体存储装置的动作的流程图。

图11是第1实施方式的半导体存储装置所执行的预验证的概念图。

图12是表示第1实施方式的半导体存储装置的写入动作时的各种信号的电压变化的时序图。

图13是表示第1实施方式的半导体存储装置的写入动作时的各种信号的电压变化的时序图。

图14是第1实施方式的半导体存储装置的示意图。

图15是第1实施方式的半导体存储装置的示意图。