[发明专利]一种基于FPGA的大位宽高性能加法器电路有效
| 申请号： | 202010029711.7 | 申请日： | 2020-01-13 |
| 公开（公告）号： | CN111258538B | 公开（公告）日： | 2023-07-21 |
| 发明（设计）人： | 李辉;梁志栋 | 申请（专利权）人： | 电子科技大学 |
| 主分类号： | G06F7/50 | 分类号： | G06F7/50 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 611731 四川省成*** | 国省代码： | 四川;51 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 fpga 大位宽高 性能 加法器 电路 | ||
【权利要求书】：
1.一种基于FPGA的大位宽高性能加法器电路，其包括：独立的进位产生模块，将加法器的操作数分为n段，由进位压缩结构产生每一段可能的进位信号Ci_0/Ci_1，再通过进位选择的方法快速得到该段的进位信号Ci,该模块在Xilinx FPGA上实现时，是由带多路复用器的专用进位链逻辑以及6输入端、2个输出端的查找表LUT组成；求和计算模块，采用行波进位加法器结构；针对FPGA结构进行合理的电路布局，每段的求和计算模块只需接收该段的进位输入。
2.根据权利要求1所述的基于FPGA的大位宽高性能加法器电路，其特征在于，所述求和计算模块采用行波进位方法，利用FPGA快速进位链就得到最终的和Si。
3.根据权利要求1所述的基于FPGA的大位宽高性能加法器电路，其特征在于，加法器的操作数被分为n段，根据FPGA的特点采用合理的布局，将当前段的求和计算模块布置在整条进位链的上部，高度占进位链的三分之二，上一段的进位产生模块在进位链的下部，高度占进位链的三分之一。
4.根据权利要求1所述的基于FPGA的大位宽高性能加法器电路，其特征在于，进位产生模块输出的进位信号Ci通过可编程互连线与求和计算模块连接。
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