[发明专利]一种基于FPGA的大位宽高性能加法器电路

说明书

本发明公开一种基于FPGA的大位宽高性能加法器电路。本发明由进位产生模块和求和计算模块组成，以充分发挥FPGA快速进位链的优势；进位产生模块采用了进位选择方法，并利用进位压缩结构快速产生进位Csubgt;i/subgt;，提高了查找表LUT的利用率，减少了所占用的资源；求和计算模块由占用资源最少的行波进位结构实现；在加法器映射到FPGA的过程中，合理的布局规划减少了可编程互连线的使用，缩短了加法器的计算延时。本发明在操作数的位宽较大时，与传统的加法器结构相比，性能更有优势。

技术领域

本发明涉及集成电路技术领域，具体涉及一种针对大位宽需求，基于FPGA实现的高性能加法器电路。

背景技术

加法器是各种高性能计算模块或系统的关键部件。目前实现加法器的常用方法有行波进位加法器、选择进位加法器和超前进位加法器等。每种加法器结构各有其特点：行波进位加法器消耗的资源最少，超前进位加法器运算速度最快，选择进位加法器介于二者之间。但是随着操作数位宽的增大，这些加法器占用的资源越来越多，性能也越来越差。如今，加密运算等应用的操作数位宽越来越大，例如RSA加密方法的操作数位宽达到了1024bits(或2048bits)，为了保证数据处理与运算的实时性，迫切需要高性能、大位宽的加法器。

FPGA(Field Programmable GateArray)，即现场可编程门阵列，是一种具有丰富的硬件资源、强大的并行处理能力和灵活的可配置可编程的逻辑器件。基于FPGA的加法器通常由进位链(carrychain)实现。但是由于FPGA架构上的限制(以Xilinx的FPGA为例)，所有进位链的进位输入端位于每列可编程逻辑单元的最下方，而进位输出端位于其最上方；当一条进位链的进位输出端与另一条进位链的进位输入端连接，必会引入较长的可编程互连线，增加不必要的延时。因此，当操作数达到几百位，甚至上千位时，对加法器的运算速度产生较大的影响。

发明内容

本发明针对上述FPGA进位链结构的特点，提出了一种新型的大位宽加法器电路，通过利用进位选择和进位压缩的方法产生进位信号C_i，使得进位链之间的互连不再受FPGA架构上的限制，由此实现了对速度和面积的优化。在大位宽操作数的情况下，性能要比传统结构的加法器有显著的提升，优势更为明显。

本发明的技术方案是：本发明提出的基于FPGA的大位宽高性能加法器电路由进位产生模块和求和计算模块构成。

进位产生模块采用进位选择的设计思想，并利用进位压缩结构快速计算出进位C_i。进位压缩结构的相关文献，见T.B.Preuβer,M.Zabel,and R.G.Spallek在第20届IEEESymposium on Computer Arithmetic(ARITH)发表的“Accelerating Computations onFPGA Carry Chains by Operand Compaction.”如图2所示，进位压缩结构充分利用了可编程逻辑单元中的查找表LUT，使得进位产生电路不仅减少了资源，同时大大降低了延时。

求和计算模块利用占用资源最少的加法器，即行波进位加法器计算得出最终的和S_i。该类型的加法器完全由FPGA中的进位链结构实现，具体的实现原理参考Xilinx官网提供的用户指导“Virtex-5 FPGA User Guide(UG190)”中的“Chapter 5 ConfigurableLogicBlocks(CLBs)”。

进位产生模块和求和计算模块都利用了FPGA中的专用进位链，充分发挥了进位链运算速度快的优势。

将加法器结构映射到FPGA芯片的过程中，如图6所示，采用了合理的布局布线尽可能减少对可编程互连线的使用，使加法器的延时进一步减小。

本发明的有益效果在于：与目前已有的FPGA加法器相比，本发明提出的加法器占用的资源更少，运算速度更快。

附图说明