[发明专利]用于多晶片图像传感器的DRAM和逻辑单元之间的可配置接口对准缓冲器

说明书

图像传感器具有被配置在多个块中的像素的阵列；每个块耦合到单独的模数转换器(ADC)，以提供数字化的图像数据。ADC将数字化的图像馈送到图像RAM中；并且图像RAM以第一像素次序将数字化的图像馈送到对准缓冲器。对准缓冲器以不同于第一像素次序的第二像素次序将数字化的图像提供给图像处理器。在实施例中，对准缓冲器使用多端口RAM。在另一个实施例中，对准缓冲器使用第一对准缓冲器RAM和第二对准缓冲器RAM，在读取另一个对准缓冲器RAM的同时写入一个对准缓冲器RAM以将图像数据提供给图像处理器。在实施例中，对准缓冲器以在全分辨率和降低分辨率次序之间可选择以及在从右到左和从左到右次序之间可选择的次序来提供数字化的图像。

技术领域

本发明涉及图像传感器技术领域，尤其涉及一种用于多晶片图像传感器的DRAM和逻辑单元之间的可配置接口对准缓冲器。

背景技术

光传感器阵列可以与读出和原始图像存储电路相关联，该读出和原始图像存储电路以与阵列内像素的物理次序不同的次序提供数据。例如，通常每像素块键合的堆叠晶片图像传感器设计具有像素阵列裸片，其中像素按组或像素块布置，每个组包含8、16、32或64个像素，组中的每个像素通过模数转换器(ADC)被依次读取到至少第二裸片上的图像存储器(RAM)中。当从那个存储器中读取那些像素时，它们自然可以处于以下次序：来自每个组的单个像素与来自下一组的对应像素相邻，而来自每个组的其余像素则在其它时间获取，诸如在接下来的图像RAM字中。这个次序不允许物理上相邻的像素一起到达图像处理器。

典型的相机功能包括自动对焦和颜色平面处理。许多图像处理和许多自动对焦方法共有的功能是边缘检测。许多边缘检测单元被配置为以像素次序顺序而不是以无序的顺序接收数据。

发明内容

图像传感器具有被配置在多个块中的像素阵列；每个块耦合到单独的模数转换器(ADC)，以提供数字化的图像数据。ADC将数字化的图像馈送到图像RAM中；并且图像RAM以第一像素次序将数字化的图像馈送到对准缓冲器。对准缓冲器以不同于第一像素次序的第二像素次序将数字化的图像提供给图像处理器。在特定实施例中，对准缓冲器使用多端口RAM。在另一个特定实施例中，对准缓冲器使用第一对准缓冲器RAM和第二对准缓冲器RAM，在写入第一对准缓冲器RAM的同时读取第二对准缓冲器RAM以将图像数据提供给图像处理器，反之亦然。在又一个实施例中，将对准缓冲器划分为子缓冲器，每个子缓冲器在128个像素的宽度上操作。

附图说明

图1是图示说明具有三晶片每像素键合图像传感器的相机的重要块的示图，示出了裸片和块之间的信息流。

图2是具有相关联的RAM图像缓冲器存储器、对准缓冲器和图像处理器的图像传感器的框图。

图3是如何将来自图2的像素阵列的块103、140的数据写入图2的RAM图像缓冲器的图示说明。

图4A和4B图示说明了适于输入到图像处理器的从左到右或从右到左的重新排序的数据序列。

图5是用在图2的传感器中并且适于将图3的数据次序改变为图4A和4B的数据次序的、使用单个多端口RAM的对准缓冲器的实施例的框图。

图6图示说明了双RAM乒乓对准缓冲器的概念。

图6A是用在图2的传感器中并且适于将图3的数据次序改变为图4的数据次序的双RAM对准缓冲器的框图。

图7是在图5的实施例中使用的RAM的框图。

图8是当图像传感器以降低的分辨率操作时从图像RAM和对准缓冲器读取的颜色组的像素的图示说明。

图9是图2的传感器的操作的流程图。

具体实施方式