[发明专利]3D存储器件及其制造方法

权利要求书

1.一种3D存储器件，包括：

半导体衬底；

位于所述半导体衬底之上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及

多个第一外延结构和多个第二外延结构，所述多个沟道柱分别经相应的所述第一外延结构与所述半导体衬底电连接，所述多个假沟道柱分别经相应的所述第二外延结构与所述半导体衬底电连接，

其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。

2.根据权利要求1所述的3D存储器件，其中，所述半导体衬底包括第一区域和第二区域，所述第一区域的第一表面低于所述第二区域的第一表面。

3.根据权利要求2所述的3D存储器件，其中，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。

4.根据权利要求3所述的3D存储器件，其中，所述沟道柱位于所述叠层结构的所述中间区域，所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。

5.根据权利要求1所述的3D存储器件，其中，所述多个第一外延结构和所述多个第二外延结构从所述衬底中延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。

6.根据权利要求2所述的3D存储器件，其中，所述第二区域没有所述底部选择栅极。

7.根据权利要求1所述的3D存储器件，其中，所述沟道柱和/或所述假沟道柱从芯部依次包括隧穿介质层、电荷存储层、阻挡介质层和沟道层，所述沟道层与所述外延结构连接。

8.根据权利要求7所述的3D存储器件，其中，所述沟道柱和/或所述假沟道柱还包括绝缘芯部。

9.一种3D存储器件的制造方法，包括：

在衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；

形成贯穿所述绝缘叠层结构的多个沟道孔和多个假沟道孔；

形成位于所述多个沟道孔底部的多个第一外延结构和多个第二外延结构，所述多个沟道孔分别经相应的所述第一外延结构与所述半导体衬底连接，所述多个假沟道孔分别经相应的所述第二外延结构与所述半导体衬底连接；

在所述多个沟道孔中形成沟道柱和在所述多个假沟道孔中形成假沟道柱；以及

将所述绝缘叠层结构置换为栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，

其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。

10.根据权利要求9所述的制造方法，其中，所述半导体衬底包括第一区域和第二区域，所述第一区域的第一表面低于所述第二区域的第一表面。

11.根据权利要求10所述的制造方法，其中，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。

12.根据权利要求11所述的制造方法，其中，所述沟道柱位于所述叠层结构的所述中间区域，所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。

13.根据权利要求10所述的制造方法，其中，形成所述绝缘叠层结构的步骤包括：

减薄所述衬底的第一区域；

在所述衬底得到表面依次沉积第一绝缘层和第一牺牲层；

去除所述第二区域的第一牺牲层；

交替沉积第二绝缘层和第二牺牲层，

其中，所述第一绝缘层、第二绝缘层、第一牺牲层和第二牺牲层组成绝缘叠层结构。