[发明专利]3D存储器件及其制造方法

说明书

公开了一种3D存储器件及其制造方法。器件包括：半导体衬底；位于所述半导体衬底之上的叠层结构；贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及多个第一外延结构和多个第二外延结构，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。本申请的3D存储器件，第二区域去除了底部选择栅极，避免了假沟道柱与底部选择栅极之间的漏电情况，并且衬底的第一区域低于第二区域，因此在形成假沟道孔时不容易出现蚀刻不到位的情况，提高了器件的良率和可靠性。

技术领域

本发明涉及存储器技术领域，特别涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

现有技术中，在制造3D存储器件时，在对沟道柱底部的ONOP(氧化物-氮化物-氧化物-多晶硅)结构进行蚀刻时，往往采用单步骤的方法直接去除位于外延结构表面的ONOP结构，由于沟道柱的变形或翘曲等原因，会导致外延结构蚀刻不均匀，进而导致台阶区的伪沟道柱底部具有缺陷的外延结构与底部选择栅(Bottom Select Gate,BSG)之间出现电流泄露等性能问题。另外，由于台阶区和核心区的的半导体结构的密度存在差异，因此在形成沟道孔时容易出现虚假蚀刻的现象。

期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，通过去除台阶区的底部选择栅极牺牲层，使得在形成假沟道孔150时更容易，降低了虚假蚀刻或蚀刻不到位的比例，提高了3D存储器件的良率和可靠性。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；位于所述半导体衬底之上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及多个第一外延结构和多个第二外延结构，所述多个沟道柱分别经相应的所述第一外延结构与所述半导体衬底电连接，所述多个假沟道柱分别经相应的所述第二外延结构与所述半导体衬底电连接，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。

优选地，所述半导体衬底包括第一区域和第二区域，所述第一区域的第一表面低于所述第二区域的第一表面。

优选地，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。

优选地，所述沟道柱位于所述叠层结构的所述中间区域，所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。

优选地，所述多个第一外延结构和所述多个第二外延结构从所述衬底中延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。

优选地，所述第二区域没有所述底部选择栅极。

优选地，所述沟道柱和/或所述假沟道柱从芯部依次包括隧穿介质层、电荷存储层、阻挡介质层和沟道层，所述沟道层与所述外延结构连接。