[发明专利]半导体基底减薄方法

说明书

本发明涉及半导体制造技术领域，尤其涉及一种半导体基底减薄方法。本发明提供了一种半导体基底减薄方法，包括如下步骤：提供一半导体基底；对所述半导体基底内部的一区域进行改性处理，形成夹设于所述半导体基底内部的改性层；以所述改性层为截止层刻蚀掉部分所述半导体基底，实现所述半导体基底的减薄。本发明简化了半导体基底的减薄工艺，降低了减薄成本；而且能够确保减薄后减薄面的平坦度，改善了半导体器件的性能。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体基底减薄方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。

其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度、高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。

在3D NAND存储器等半导体器件的制造过程中，半导体基底的减薄是至关重要的步骤。但是，当前的半导体基底减薄方法操作繁琐，极易对半导体基底造成损伤，且减薄后的半导体基底平整度较差。

因此，如何改善半导体器件的半导体基底减薄方法，简化半导体基底减薄步骤，并提高减薄后半导体基底的平整度，是目前亟待解决的技术问题。

发明内容

本发明提供一种半导体基底减薄方法，用于解决现有的半导体基底减薄方法操作繁琐、且减薄后的半导体基底平整度较差的问题，以改善半导体器件的性能。

为了解决上述问题，本发明提供了一种半导体基底减薄方法，包括如下步骤：

提供一半导体基底；

对所述半导体基底内部的一区域进行改性处理，形成夹设于所述半导体基底内部的改性层；

以所述改性层为截止层刻蚀掉部分所述半导体基底，实现所述半导体基底的减薄。

可选的，所述半导体基底包括具有半导体结构的第一表面以及与所述第一表面相对的第二表面，所述第二表面无半导体结构；对所述半导体基底内部的一区域进行改性处理之前，还包括如下步骤：

平坦化所述半导体基底的第二表面。

可选的，对所述半导体基底内部的一区域进行改性处理的具体步骤包括：

自所述第二表面注入离子至所述半导体基底内的预设深度处，形成夹设于所述半导体基底内部的改性层。

可选的，形成夹设于所述半导体基底内部的改性层的具体步骤包括：

自整个所述第二表面注入离子至所述半导体基底内的预设深度处，形成夹设于所述半导体基底内部的改性层，所述改性层将所述半导体基底分隔为相互独立的第一部分和第二部分，所述第一部分包括所述第一表面，所述第二部分包括所述第二表面。

可选的，以所述改性层为截止层刻蚀掉部分所述半导体基底的具体步骤包括：

采用湿法刻蚀工艺以所述改性层为截止层刻蚀掉所述第二部分。

可选的，所述半导体基底预减薄至预设厚度；

所述第一部分与所述改性层的厚度之和等于所述预设厚度。

可选的，采用湿法刻蚀工艺以所述改性层为截止层刻蚀掉所述第二部分之后，还包括如下步骤：

去除所述改性层。