[发明专利]面向高频电路应用的抗双节点翻转的D锁存器

权利要求书

1.面向高频电路应用的抗双节点翻转的D锁存器，其特征在于，包括20个NMOS晶体管N1至N20和12个PMOS晶体管P1至P12；

晶体管P12的源极、晶体管N20的漏极、晶体管N16的漏极和晶体管N18的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N17的漏极和晶体管N19的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N16至N20的栅极和晶体管P11的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P12的栅极和晶体管N13的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管P12的漏极、晶体管N20的源极、晶体管P11的漏极和晶体管N13的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1的源极、晶体管P3的源极、晶体管P5的源极和晶体管P7的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极、晶体管N11的漏极和晶体管N12的漏极连接后，作为节点X5；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N5至N6的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极和晶体管P7的栅极连接后，作为节点X6；

晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极、晶体管N5的栅极、晶体管N4的源极、晶体管N9的栅极、晶体管N10的漏极、晶体管N19的源极、晶体管P9的栅极和晶体管N15的栅极连接后，作为节点X4；

晶体管N1的源极、晶体管N7的漏极、晶体管N10的栅极、晶体管P4的栅极、晶体管N11的栅极和晶体管N16的源极连接后，作为节点X1；

晶体管N7的栅极、晶体管N2的源极、晶体管N8的漏极、晶体管N6的栅极、晶体管P6的栅极、晶体管N17的源极、晶体管P10的栅极和晶体管N14的栅极连接后，作为节点X2；

晶体管N5至N12的源极均与电源地连接；

晶体管P4的漏极与晶体管N2的漏极连接；

晶体管N8的栅极、晶体管N3的源极、晶体管N9的漏极、晶体管P8的栅极、晶体管N12的栅极和晶体管N18的源极连接后，作为节点X3；

晶体管P6的漏极与晶体管N3的漏极连接；

晶体管P8的漏极与晶体管N4的漏极连接；

晶体管P9的源极接电源正极，晶体管P9的漏极与晶体管P10的源极连接，晶体管P10的漏极与晶体管P11的源极连接，晶体管N13的源极与晶体管N14的漏极连接，晶体管N14的源极与晶体管N15的漏极连接，晶体管N15的源极接电源地。

2.根据权利要求1所述的面向高频电路应用的抗双节点翻转的D锁存器，其特征在于，时钟信号CLK为低电平“0”时，锁存器锁存；时钟信号CLK为高电平“1”时，锁存器导通。

3.根据权利要求1所述的面向高频电路应用的抗双节点翻转的D锁存器，其特征在于，

当时钟信号CLK为低电平“0”，锁存器锁存低电平“0”时，锁存器的敏感节点为X2、X4、X5、X6和Q；

当时钟信号CLK为低电平“0”，锁存器锁存高电平“1”时，锁存器的敏感节点为X1、X3、X5、X6和Q。

4.根据权利要求1所述的面向高频电路应用的抗双节点翻转的D锁存器，其特征在于，包括正常工作状态和容错工作状态。