[发明专利]面向高频电路应用的抗双节点翻转的D锁存器

说明书

面向高频电路应用的抗双节点翻转的D锁存器，属于集成电路可靠性中的抗核加固领域。解决传统的抗电荷共享的D锁存器需耗费较多硬件、较大的功耗和面积、以及由于较多的敏感节点，导致严重影响加固性能的问题。本发明包括20个NMOS晶体管N1至N20和12个PMOS晶体管P1至P12，仅仅需要32个晶体管构造D锁存器，降低了D锁存器的面积及功耗开销；且输入信号D可直接通过晶体管N20和P12构造的传输门传输到输出信号D的输出端，因此，传输延时也被降低。本发明适用于在高频电路中应用，特别适用于在航空航天、宇航飞行、核电站等具有核辐射效应中。

技术领域

本发明属于集成电路可靠性中的抗核加固领域。

背景技术

D锁存器被广泛的应用于各种数字集成电路中，如译码器以及时序控制电路等。但是，由于锁存器具有保存信息的功能，因此，辐射粒子将会改变其保存的信息，从而导致电子系统的错误。而随着集成电路工艺的进步，由于电荷共享的影响，翻转现象已经由以往的一个节点翻转转变为两个节点的翻转。而现有抗电荷共享的D锁存器需要70个以上晶体管，需耗费较多的硬件、具有较大的面积和功耗开销，且其敏感节点高达10个以上，敏感节点越多，节点被攻击的概率越高，系统的可靠性越差，严重影响加固性能，因此，以上问题亟需解决。

发明内容

本发明是为了解决传统的抗电荷共享的D锁存器需耗费较多硬件、较大的功耗和面积、以及由于较多的敏感节点，导致严重影响加固性能的问题，本发明提供了一种面向高频电路应用的抗双节点翻转的D锁存器。

面向高频电路应用的抗双节点翻转的D锁存器，包括20个NMOS晶体管N1至N20 和12个PMOS晶体管P1至P12；

晶体管P12的源极、晶体管N20的漏极、晶体管N16的漏极和晶体管N18的漏极连接后，作为锁存器的输入信号D的输入端；

晶体管N17的漏极和晶体管N19的漏极连接后，作为锁存器的输入信号DN的输入端，且输入信号D和输入信号DN相反；

晶体管N16至N20的栅极和晶体管P11的栅极连接后，作为锁存器的时钟信号CLK的输入端；

晶体管P12的栅极和晶体管N13的栅极连接后，作为锁存器的时钟信号CLKN的输入端，且时钟信号CLK与时钟信号CLKN相反；

晶体管P12的漏极、晶体管N20的源极、晶体管P11的漏极和晶体管N13的漏极连接后，作为锁存器输出信号Q的输出端，同时，还作为节点Q；

晶体管P1的源极、晶体管P3的源极、晶体管P5的源极和晶体管P7的源极均与电源的正极连接；

晶体管P1的栅极、晶体管P3的漏极、晶体管P4的源极、晶体管N2的栅极、晶体管P5的栅极、晶体管P7的漏极、晶体管P8的源极、晶体管N4的栅极、晶体管N11的漏极和晶体管N12的漏极连接后，作为节点X5；

晶体管P1的漏极、晶体管P2的源极、晶体管N1的栅极、晶体管N5至N6的漏极、晶体管P3的栅极、晶体管P5的漏极、晶体管P6的源极、晶体管N3的栅极和晶体管P7 的栅极连接后，作为节点X6；

晶体管P2的漏极与晶体管N1的漏极连接；晶体管P2的栅极、晶体管N5的栅极、晶体管N4的源极、晶体管N9的栅极、晶体管N10的漏极、晶体管N19的源极、晶体管 P9的栅极和晶体管N15的栅极连接后，作为节点X4；

晶体管N1的源极、晶体管N7的漏极、晶体管N10的栅极、晶体管P4的栅极、晶体管N11的栅极和晶体管N16的源极连接后，作为节点X1；

晶体管N7的栅极、晶体管N2的源极、晶体管N8的漏极、晶体管N6的栅极、晶体管P6的栅极、晶体管N17的源极、晶体管P10的栅极和晶体管N14的栅极连接后，作为节点X2；

晶体管N5至N12的源极均与电源地连接；