[发明专利]存储单元阵列、量化电路阵列及其读取控制方法

说明书

一种存储单元阵列、量化电路阵列及其读取控制方法，存储单元阵列包括：呈行和列排列的多个像素单元组，每一像素单元组包括单列4n行像素单元，n为大于等于1的正整数；像素信号线，每一像素单元组耦接2n条像素信号线，所述2n条像素信号线分别依次耦接所述像素单元组中各行像素单元，包括同一列像素单元的像素单元组耦接相同的2n条像素信号线；每一像素单元组包括：2n个合并控制开关，每一合并控制开关耦接所述像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点，x为大于等于0且小于2n的整数。本发明技术方案能够实现像素信号的合并读出。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种存储单元阵列、量化电路阵列及其读取控制方法。

背景技术

互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)图像传感器通常每列只有一条像素信号线，每行像素都通过行选MOS管连接各自列的信号线，读出时依次选通每一行像素信号进行模数转换并读出。

为了提高帧率加快读出速度，可以在一列中集成多条像素信号线，同时对多行像素进行量化读出。

但是，在特定应用需求下，需要进行两行合并读出。目前尚未有无缓存多信号线合并读出的解决方案。

发明内容

本发明解决的技术问题是如何实现像素信号的合并读出。

为解决上述技术问题，本发明实施例提供一种存储单元阵列，存储单元阵列包括：呈行和列排列的多个像素单元组，每一像素单元组包括单列4n行像素单元，n为大于等于1的正整数；像素信号线，每一像素单元组耦接2n条像素信号线，所述2n条像素信号线分别依次耦接所述像素单元组中各行像素单元，包括同一列像素单元的像素单元组耦接相同的2n条像素信号线；每一像素单元组包括：2n个合并控制开关，每一合并控制开关耦接所述像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点，x为大于等于0且小于2n的整数。

可选的，所述合并控制开关包括：MOS管，所述MOS管的源极和漏极分别耦接所述像素单元组中第2x行像素单元的存储节点和第2x+1行像素单元的存储节点，所述MOS管的栅极接入合并控制信号。

可选的，每一像素单元组还包括：4n个行选择开关，每一行选择开关的一端耦接一行像素单元，耦接第m行或第m+2n行像素单元的行选择开关的另一端耦接第m条像素信号线，m为大于等于0且小于2n的整数。

为解决上述技术问题，本发明实施例还公开了一种基于所述存储单元阵列的量化电路阵列，量化电路阵列包括：多列量化电路，每一像素信号线BLp(y)与第p+y×2n列量化电路相耦接，每一量化电路用以对其耦接的像素信号线进行选通，BLp(y)表示第y列像素单元所耦接的第p条像素信号线，y为大于等于0的整数，p为大于等于0且小于2n的整数。

为解决上述技术问题，本发明实施例还公开了一种基于所述的量化电路阵列的读取控制方法，读取控制方法包括：接收列地址选通信号；按照所述列地址选通信号控制所述多列量化电路依次选通各个像素信号线，以输出第2x行像素单元和第2x+1行像素单元合并后的像素。

可选的，所述按照所述列地址选通信号控制所述多列量化电路依次选通各个像素信号线包括：按照所述列地址选通信号控制所述多列量化电路依次选通2q+y×2n条像素信号线，再依次选通2q+1+y×2n，q为大于等于0且小于n的正整数。

可选的，所述按照所述列地址选通信号控制所述多列量化电路依次选通2q+y×2n条像素信号线包括：先按q的值从低到高选定q值，再按照所述列地址选通信号控制所述多列量化电路在选定的q值下按照y的值从低到高的顺序选通像素信号线。

本发明实施例还公开了一种存储介质，其上存储有计算机指令，所述计算机指令运行时执行所述读取控制方法的步骤。