[发明专利]一种用于2.5D封装FPGA的全局布局方法

说明书

一种用于2.5D封装FPGA的全局布局方法，通过一个线长估计函数定义线长约束条件，通过一个惩罚代价函数来约束超长线路SLL，通过一个时钟栅栏区域代价函数来处理时钟约束，通过一个基于3D泊松方程的三维模块分布成本函数来约束模块分布，将2.5D封装FPGA的全局布局方法表示为一个包含了线长估计函数、惩罚代价函数、时钟栅栏区域代价函数和三维模块分布成本函数的无约束优化问题，将无约束优化问题表述为具有线性约束的可分离优化问题，采用近端群域ADMM求解可分离优化问题，运用时钟约束合法化来进行详细布局，从而实现布局合法化。本发明加快了布局计算时间，在满足时钟约束和线长约束的基层上显著减少了超长线路，得到了更加有效的合法化布局结果。

技术领域

本发明涉及超大规模集成电路(VLSI)物理设计自动化技术领域，尤其涉及一种用于2.5D封装FPGA的全局布局方法。

背景技术

现场可编程门阵列(FPGA)是一种预制集成电路，可以在现场进行用户定制。FPGA在电路实现中得到了广泛的应用，因为与传统的(ASICs)相比，FPGA具有更高的灵活性，可以根据设计变化在现场重新编程，缩短了上市时间，降低了非重复的工程成本。随着现代FPGA架构的显著增强，高性能的大规模FPGA可以容纳多达数百万个逻辑门，以及数千个异构模块，包括随机存取存储器(RAMs)、数字信号处理器(DSPs)和智能组成器件(IPs)。例如，Xilinx 2.5D FPGAs，如Virtex-7和Virtex Ultrascale系列，是商业上可用的。随着设计复杂度的不断提高，具有大逻辑容量的2.5D FPGA已经成为现代电路应用的热门。

一个2.5D FPGA由多个FPGA芯片(也称为超逻辑区域或SLRs)组成，它们线性排列在一个硅中介层上。SLRs之间的连接是通过超长线路(SLLs) 完成的。在2.5D的FPGA中，SLRs之间的SLLs数量要比SLRs内部互连资源的SLLs数量少得多。然而，SLL通过硅中介层会产生显著的延迟，SLR 之间的SLL延迟与SLR内的净延迟相比是显著的。此外，用于SLLs的I/O 引脚的数量是有限的。进一步，在一个2.5D FPGA中，每个SLR分为多个时钟布线区域和一个时钟的约束，只有数量有限的时钟线网络可以在一个时钟布线区域，其中每个时钟线网络都在一个线网格结构中，连接到一个时钟源，并在同步模块上加载相应的时钟负载(即CLBs、RAMs和DSPs)。

FPGA的设计流程由逻辑合成、技术绘图、封装、布局、布线等组成。随着设计规模和复杂性的急剧增加，2.5D FPGA的布局成为关键阶段，对设计质量有着重要影响。大规模2.5D FPGA布局面临的主要挑战有两方面：(1) 对于高质量的SLL约束2.5D FPGA布局(即时延、线长等)；(2)严格的时钟约束，在每个芯片布局的高性能要求。为了在2.5D FPGA内实现高质量的连接，在实现具有多个SLR的电路时，SLL约束可能相当棘手，而且用于 SLL的I/O引脚数量有限。在每个FPGA芯片中，时钟约束是实现高性能设计的主要瓶颈之一。当且仅当时钟区域与时钟线网络馈送的一组同步模块的包围框重叠时，时钟线网络布线于时钟区域。

现有的2.5D FPDA全局布局方法存在下列问题：分别考虑关键的SLL 问题和特殊的时钟约束，从而可能导致时间违规或布线失败。因此，为了得到更好的合法化结果，从一个更加全局的角度来考虑该合法化问题，并设计相应的有一定理论基础的高效算法是值得考虑的。

发明内容

本发明提供一种用于2.5D封装FPGA的全局布局方法，加快了布局计算时间，在满足时钟约束和线长约束的基层上显著减少了超长线路，得到了更加有效的合法化布局结果。

为了达到上述目的，本发明提供一种用于2.5D封装FPGA的全局布局方法，包含以下步骤：

通过一个线长估计函数定义线长约束条件，通过一个连续的惩罚代价函数来约束超长线路SLL，通过一个扩展的时钟栅栏区域代价函数来处理时钟约束，通过一个基于3D泊松方程的三维模块分布成本函数来约束模块分布；