[发明专利]高速接口的固定延时电路

说明书

本发明提供一种高速接口的固定延时电路，包括：计数器电路，用于生成任意比特的移位选择信号；数据选择器电路，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示的比特的位置相对于所述第一并行数据信号所指示的比特的位置具有所述移位选择信号指示的移位比特数；时钟选择器电路，用于根据所述移位选择信号从多路具有不同相位的输入时钟中选择一路时钟进行输出，形成第二低速时钟；同步电路，用于根据所述第二低速时钟对所述第二并行数据信号进行同步。本发明能够实现高速接口多通道数据之间的初始化对齐。

技术领域

本发明涉及数据传输技术领域，尤其涉及一种高速接口的固定延时电路。

背景技术

在高速数据传输时，高速接口将接收端接收的高速串行数据解串成低速并行数据，并行传输时多比特数据的各个位同时通过并行线进行传输。

随着高速接口频率的提高，高速时钟对数据的采样点随着温度、电压变化时留有的余量越来越少，因此多通道高速时钟对数据采样时，就会使得数据在不同通道的延时不同，使得解串出来的各个通道的并行数据初始数据并不是完全对齐的，而是存在位差。因此有必要设计相应的逻辑电路，来消除这种多通道之间的延时，以确保高速接口稳定可靠。

发明内容

为解决上述问题，本发明提供一种高速接口的固定延时电路，能够实现高速接口多通道数据之间的初始化对齐。

本发明提供一种高速接口的固定延时电路，包括：

计数器电路，用于生成任意比特的移位选择信号；

数据选择器电路，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示的比特的位置相对于所述第一并行数据信号所指示的比特的位置具有所述移位选择信号指示的移位比特数；

时钟选择器电路，用于根据所述移位选择信号从多路具有不同相位的输入时钟中选择一路时钟进行输出，形成第二低速时钟；

同步电路，用于根据所述第二低速时钟对所述第二并行数据信号进行同步。

可选地，所述数据选择器电路包括：第一D触发器组、第二D触发器组以及选择器电路，所述第一D触发器组和所述D触发器组分别包括m个D触发器，所述选择器电路包括m个多路复用器，m为所述第一并行数据信号所包括的路数，其中，

所述第一D触发器组的各D触发器的输入端对应输入第一并行数据信号的一路信号，所述第二D触发器组的各D触发器的输入端分别连接至对应的所述第一D触发器组的各D触发器的输出端，所述第一D触发器组的各D触发器以及所述第二D触发器组的各D触发器的时钟端输入第一低速时钟；

所述第二D触发器组的各D触发器的输出信号和所述第一D触发器组的各D触发器的输出信号，构成m组选择器输入信号分别输入到各所述多路复用器，每组选择器输入信号依次移位一个比特，各所述多路复用器的控制端输入所述移位选择信号。

可选地，所述同步电路包括：第三D触发器组，所述第三D触发器组包括m个D触发器，各D触发器的输入端连接至对应的多路复用器的输出端，各D触发器的时钟端输入所述第二低速时钟。

可选地，所述第一并行数据信号由解串电路对串行数据解串后得到。

可选地，所述计数器电路生成的移位选择信号指示的移位比特数少于所述第一并行数据信号的总数的最大数目。

可选地，所述时钟选择器包括信号处理单元和选择器单元，其中，

所述信号处理单元，用于对移位选择信号进行处理，使得处理后的移位选择信号始终同步于需要切换的时钟；