[发明专利]一种基于阻类存储器的电平触发D触发器电路在审
| 申请号： | 202010060037.9 | 申请日： | 2020-01-19 |
| 公开（公告）号： | CN111130508A | 公开（公告）日： | 2020-05-08 |
| 发明（设计）人： | 张文海;王子欧 | 申请（专利权）人： | 苏州大学 |
| 主分类号： | H03K3/3562 | 分类号： | H03K3/3562;H03K3/01 |
| 代理公司： | 苏州翔远专利代理事务所(普通合伙) 32251 | 代理人： | 陆金星 |
| 地址： | 215000 *** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 存储器 电平 触发 触发器 电路 | ||
1.一种基于阻类存储器的电平触发D触发器电路，其特征在于：包括一MOSFET管，第一忆阻器、电阻、第一反相器和第二反相器；
所述MOSFET管的源极电性连接输入信号，所述MOSFET管的栅极电性连接时钟脉冲信号，所述MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，所述第一反相器的输出端电性连接到第二反相器的输入端，所述第二反相器的输出端电性连接输出信号，所述第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，所述与非逻辑电路的一个输入端电性连接输入信号，所述与非逻辑电路的另一个输入端电性连接时钟脉冲信号，所述电阻的另一端接地。
2.根据权利要求1所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述MOSFET管选用增强型N沟道MOSFET管或耗尽型P沟道MOSFET管。
3.根据权利要求1所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述与非逻辑电路包括第二忆阻器、第三忆阻器和第三反相器；
所述第二忆阻器的负极电性连接输入信号或时钟脉冲信号中的一个，所述第三忆阻器的负极电性连接输入信号或时钟脉冲信号中的另一个，所述第二忆阻器、第三忆阻器的正极均电性连接到第三反相器的输入端，所述第三反相器的输出端作为与非逻辑电路的输出端。
4.根据权利要求3所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述第二忆阻器的负极电性连接输入信号，所述第三忆阻器的负极电性连接时钟脉冲信号。
5.一种基于阻类存储器的电平触发D触发器电路，其特征在于：包括一MOSFET管，第一忆阻器、电阻、第一反相器、第二反相器和第四反相器；
所述MOSFET管的源极电性连接输入信号，所述MOSFET管的栅极电性连接第四反相器的输出端，所述第四反相器的输入端电性连接时钟脉冲信号，所述MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，所述第一反相器的输出端电性连接到第二反相器的输入端，所述第二反相器的输出端电性连接输出信号，所述第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，所述与非逻辑电路的一个输入端电性连接输入信号，所述与非逻辑电路的另一个输入端电性连接时钟脉冲信号，所述电阻的另一端接地。
6.根据权利要求5所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述MOSFET管选用增强型P沟道MOSFET管。
7.根据权利要求5所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述与非逻辑电路包括第二忆阻器、第三忆阻器和第三反相器；
所述第二忆阻器的负极电性连接输入信号或时钟脉冲信号中的一个，所述第三忆阻器的负极电性连接输入信号或时钟脉冲信号中的另一个，所述第二忆阻器、第三忆阻器的正极均电性连接到第三反相器的输入端，所述第三反相器的输出端作为与非逻辑电路的输出端。
8.根据权利要求7所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述第二忆阻器的负极电性连接时钟脉冲信号，所述第三忆阻器的负极电性连接输入信号。
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