[发明专利]一种基于阻类存储器的电平触发D触发器电路

说明书

本发明公开了一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管，第一忆阻器、电阻、第一反相器和第二反相器；MOSFET管的源极电性连接输入信号，MOSFET管的栅极电性连接时钟脉冲信号，MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，第一反相器的输出端电性连接到第二反相器的输入端，第二反相器的输出端电性连接输出信号，第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，与非逻辑电路的一个输入端电性连接输入信号，与非逻辑电路的另一个输入端电性连接时钟脉冲信号，电阻的另一端接地。本发明能够使得电路的结构更加简单、精炼，版图面积具有更大优势。

技术领域

本发明涉及集成电路存储器基本电路设计领域，具体涉及一种基于阻类存储器的电平触发D触发器电路。

背景技术

电平触发D触发器也叫D型锁存器，是集成电路中常用的存储单元。图1为过去基于忆阻器的电平触发D触发器的电路图，其工作原理为：当时钟脉冲CP为高电平1时，M1和M2导通，P1截止，其等效电路图如图2所示。此时如果输入信号D为1，则输出信号Q为1，且由于忆阻器ME两端被施加了一个置1(忆阻器低阻状态为“1”)电压Vset，使得忆阻器处于低阻状态，阻值为RL；如果输入信号D为0，则输出信号Q为0，且由于忆阻器ME两端被施加了一个置0电压Vclear，使得忆阻器处于高阻状态，阻值为RH。当时钟脉冲CP为0时，M1和M2截止，P1导通，此时其等效电路如图3所示。时钟脉冲CP从高电平转换到低电平的过程中，输入信号D的最后一个状态会被记录在忆阻器ME中，如果最后输入信号D状态为1，则忆阻器ME的阻值为RL，输出信号Q为1(RLRGRH)；如果最后输入信号D状态为0，则忆阻器ME的阻值为RH，输出信号Q为0。

上述电路利用了忆阻器的非挥发特性及忆阻器与CMOS工艺兼容性完成了电平触发D触发器的设计，但比较于传统CMOS工艺的电平触发D触发器，其版图面积优势不够明显。传统的电平触发D触发器最低只需要10个MOSFET，而该电路MOSFET达到9个，尽管忆阻器的版图面积比MOSFET的面积小很多，但该电路的结构仍然不够精炼。

发明内容

本发明目的是提供一种基于阻类存储器的电平触发D触发器电路，使得电路的结构更加简单、精炼，版图面积具有更大优势。

本发明的技术方案是：一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管，第一忆阻器、电阻、第一反相器和第二反相器；

所述MOSFET管的源极电性连接输入信号，所述MOSFET管的栅极电性连接时钟脉冲信号，所述MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，所述第一反相器的输出端电性连接到第二反相器的输入端，所述第二反相器的输出端电性连接输出信号，所述第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，所述与非逻辑电路的一个输入端电性连接输入信号，所述与非逻辑电路的另一个输入端电性连接时钟脉冲信号，所述电阻的另一端接地。

上述技术方案中，所述MOSFET管选用增强型N沟道MOSFET管。

上述技术方案中，所述与非逻辑电路包括第二忆阻器、第三忆阻器和第三反相器；

所述第二忆阻器的负极电性连接输入信号或时钟脉冲信号中的一个，所述第三忆阻器的负极电性连接输入信号或时钟脉冲信号中的另一个，所述第二忆阻器、第三忆阻器的正极均电性连接到第三反相器的输入端，所述第三反相器的输出端作为与非逻辑电路的输出端。

上述技术方案中，所述第二忆阻器的负极电性连接输入信号，所述第三忆阻器的负极电性连接时钟脉冲信号。

一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管，第一忆阻器、电阻、第一反相器、第二反相器和第四反相器；