[发明专利]一种多GPU并行计算的快速成像处理系统

权利要求书

1.一种多GPU并行计算的快速成像处理系统，其特征在于，所述快速成像处理系统包括采集模块、接收模块、GPU组和CPU；

所述采集模块，用于采集回波数据，顺序处理所述回波数据，得到顺序数据；其中，采集模块前端接收到回波数据后，将回波数据按照先频率维度，然后接收阵列维度，最后发射阵列维度的顺序，得到顺序数据；

所述接收模块，用于接收所述顺序数据，直接加载所述顺序数据；

所述GPU组，用于运算处理所述顺序数据，得到一维距离信息，均分处理所述一维距离信息，得到距离信息分量，计算处理所述距离信息分量，得到图像结果，累加处理所述图像结果，得到累加结果，发送所述累加结果；

所述GPU组为以环形拓扑结构连接的N个GPU，每个所述GPU分别处理1/N份一维距离信息，其中N≥2；

环形拓扑结构中第1个GPU，

用于接收所述顺序数据，对所述顺序数据在频率维度进行一维快速傅里叶运算，得到所述一维距离信息；

还用于对所述一维距离信息进行切割处理，得到N份距离信息分量，N为GPU的总个数，其中，距离信息分量等于1/N所述一维距离信息；

所述CPU，用于接收所述累加结果，对所述累加结果进行图片处理，得到成像结果。

2.根据权利要求1所述的多GPU并行计算的快速成像处理系统快速成像处理系统，其特征在于，所述接收模块至少包括1片FPGA，1个4×高速输入/输出接口和1个PCIe×8接口；

所述FPGA集成有PCIe控制器，用于直接加载所述顺序数据。

3.根据权利要求1所述的多GPU并行计算的快速成像处理系统快速成像处理系统，其特征在于，

每个所述GPU包括缓冲区和多个处理单元，其中，

所述缓冲区包括执行缓冲区和临时缓冲区，所述执行缓冲区用于拷贝1/N所述一维距离信息，所述临时缓冲区，用于存储剩余的所述一维距离信息，并将所述剩余的所述一维距离信息发送到下一个GPU中；

所述多个处理单元用于对所述1/N所述一维距离信息并行执行算法处理；其中，算法处理指对1/N一维距离信息进行距离向插值、方位向时延校正和相干累加。

4.根据权利要求3所述的多GPU并行计算的快速成像处理系统，其特征在于，

环形拓扑结构中第n个GPU的所述临时缓冲区，还用于存储执行区执行图像处理的执行结果，并将所述执行结果发送到下一个GPU的临时缓冲区，其中1nN。

5.根据权利要求3所述的多GPU并行计算的快速成像处理系统，其特征在于，

环形拓扑结构中第N个GPU的所述临时缓冲区，还用于存储执行区执行图像处理的执行结果，并将所述执行结果发送到第一个GPU的图像累加单元。

6.一种多GPU并行计算的快速成像处理方法，其特征在于，所述快速成像处理方法包括：

采集回波数据，顺序处理所述回波数据，得到顺序数据；其中，采集模块前端接收到回波数据后，将回波数据按照先频率维度，然后接收阵列维度，最后发射阵列维度的顺序，得到顺序数据；

接收所述顺序数据，加载所述顺序数据；

以环形拓扑结构连接的N个GPU，运算处理所述顺序数据，得到一维距离信息，均分处理所述一维距离信息，得到距离信息分量，计算处理所述距离信息分量，得到图像结果，累加处理所述图像结果，得到累加结果，发送所述累加结果；其中，对所述顺序数据在频率维度进行一维快速傅里叶运算，得到所述一维距离信息；所述均分处理包括：对所述一维距离信息进行切割处理，得到N份所述距离信息分量，N为GPU的总个数，距离信息分量等于1/N所述一维距离信息；每个所述GPU分别处理1/N份一维距离信息，其中N≥2；

接收所述累加结果，对所述累加结果进行图片处理，得到成像结果。

7.根据权利要求6所述的多GPU并行计算的快速成像处理方法，其特征在于，

所述顺序处理包括：对所述回波数据进行先频率维度，然后接收阵列维度，最后发射阵列维度的顺序处理。

8.根据权利要求6所述的多GPU并行计算的快速成像处理方法，其特征在于，

所述运算处理包括：接收所述顺序数据，对所述顺序数据在频率维度进行一维快速傅里叶运算，得到所述一维距离信息；

所述计算处理包括：

接收1/N所述一维距离信息，发送1/N所述一维距离信息；

算法处理1/N所述一维距离信息，得到图像结果；其中，算法处理指对1/N一维距离信息进行距离向插值、方位向时延校正和相干累加；

接收(N-I+1)/N所述一维距离信息和所述图像结果，发送所述图像结果，其中I＝1,2…,N。