[发明专利]一种多工器及其制造方法

说明书

本发明涉及滤波器技术领域，特别地涉及一种多工器及其制造方法，该多工器包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片和发送芯片；不同频带的两个芯片上下叠加设置，从而形成多个叠加结构；相邻的叠加结构之间设有限定间距；对于各个所述叠加结构，上方的芯片和下方的芯片之间设有限定间隔，上方的芯片包括第一晶圆，下方芯片包括第二晶圆，第二晶圆上的谐振器及管脚与第一晶圆上的谐振器及管脚相向设置。本发明技术方案中，芯片间的耦合可通过调节叠加芯片之间的间隔来来减小或者避免，进而避免影响多工器的性能；在确保多工器性能的前提下，可进一步减小其平面面积，利于多工器向小型化方向发展。

技术领域

本发明涉及滤波器技术领域，特别地涉及一种多工器及其制造方法。

背景技术

随着通信设备小型化和高性能趋势的加快，给射频前端在尺寸和性能提出了更高的挑战，由于对于频段的逐渐增加，更多的滤波器占据更大的终端尺寸，这与小型化的趋势是相悖的。在射频通信前端中，减小芯片尺寸一方面在于减小芯片本身的制造尺寸，另一方面在于缩小封装的间距，但封装间距的减小会带来工艺的极大考验以及良率的影响，因此减小芯片本身的制造尺寸至关重要。

传统的双工器或多工器中，有多颗芯片在平面排布，能够缩减的尺寸有限，并且芯片间距越小，相互之间的耦合越大，也会严重恶化芯片整体性能。

发明内容

有鉴于此，本发明的主要目的是提供一种多工器及其制造方法，在不影响多工器性能的情况下，可缩小其整体体积。

为实现上述目的，根据本发明的一个方面，提供了一种多工器，包括至少两个芯片组，每个芯片组包括两个位于同一频带的芯片，分别为接收芯片和发送芯片；不同频带的两个芯片上下叠加设置，从而形成多个叠加结构；相邻的叠加结构之间设有限定间距；对于各个所述叠加结构，上方的芯片和下方的芯片之间设有限定间隔，上方的芯片包括第一晶圆，下方芯片包括第二晶圆，第二晶圆上的谐振器及管脚与第一晶圆上的谐振器及管脚相向设置。

可选地，包括两个芯片组，分别为接收芯片B1RX、发送芯片B1TX、接收芯片B3RX和发送芯片B3TX；发送芯片B3TX和发送芯片B1TX叠加设置，接收芯片B3RX和接收芯片B1RX叠加设置；或者发送芯片B3TX和接收芯片B1RX叠加设置，发送芯片B1TX和接收芯片B3RX叠加设置。

可选地，上方的芯片的管脚与下方的芯片的管脚在水平方向上错开或部分重合设置。

可选地，对于各个所述叠加结构，叠加部分的面积占上方或下方芯片面积的占比的数值区间为0至100％。

可选地，上方的芯片的管脚所在区域的竖直投影与下方的芯片的管脚所在区域的竖直投影之间呈包含关系。

可选地，第二晶圆包裹第一晶圆，从而形成封装的叠加结构。

可选地，上方芯片和下方芯片之间的间隔为0～200um。

可选地，还包括封装基板，多个叠加结构通过封装基板封装。

本发明另一个方面还提供一种多工器制造方法，将不同频带的两个芯片上下叠加设置形成多个叠加结构；其中，各个叠加结构中，下方芯片的晶圆上的谐振器及管脚与上方芯片的晶圆上的谐振器及管脚相向设置；通过调节上方芯片和下方芯片之间的间隔调整叠加结构的耦合系数；将多个叠加结构置于封装基板上，相邻的叠加结构之间设置限定间距，利用封装基板对叠加结构封装从而制备成多工器。

可选地，通过调节上方芯片管脚与下方芯片谐振器版图区的相对位置调整叠加结构的耦合系数；其中，上方芯片管脚与下方芯片谐振器版图区错开设置，上方芯片的管脚下穿时穿过下方芯片的非谐振器版图区。