[发明专利]基于FPGA的多路间歇断开故障并行测试系统

权利要求书

1.基于FPGA的多路间歇断开故障并行测试系统，其特征在于，该系统适用于电子设备维修时，对所述电子设备中的多个连接环节的间歇断开故障检测与诊断，该系统包括：电压耦合模块和信号处理模块；

所述电压耦合模块设置于所述系统的检测端，所述电压耦合模块包括多个耦合子模块，任一个所述耦合子模块包括并联的第一电阻和第二电阻，所述第一电阻的一端与所述第二电阻并联后连接于所述检测端，所述第一电阻的另一端连接于所述系统的低电平端，所述第二电阻的另一端连接于所述耦合子模块的输出端，所述耦合子模块用于将所述第二电阻的电压信号传输至所述信号处理模块，其中，所述检测端连接于所述连接环节；

所述信号处理模块用于将所述电压信号与故障电压阈值比较，当判定所述电压信号小于所述故障电压阈值时，判定所述连接环节发生间歇断开故障；

其中，所述系统还包括：直流信号激励源和选通模块；

所述选通模块的第一选通端连接于所述直流信号激励源和所述连接环节，所述选通模块的第二选通端连接于所述连接环节和所述检测端，所述选通模块用于根据选通信号对多个所述连接环节进行选通分组，将任一组中的连接环节依次串联至所述直流信号激励源和所述耦合子模块之间；

所述直流信号激励源用于向所述连接环节提供直流激励；

其中，所述耦合子模块的数量为m，多个所述连接环节被分为至少两组，当判定所述电压信号小于所述故障电压阈值时，将所述电压信号记作故障信号，所述信号处理模块还包括：计时器和矩阵模块；

所述计时器用于对任一组中连接环节的间歇断开故障进行计时，记作故障持续时长；

所述矩阵模块用于按照选通分组顺序，根据当前组中耦合子模块在故障检测周期内产生的故障信号，生成状态矩阵和计数矩阵，所述状态矩阵用于判定当前组中第i个耦合子模块产生故障信号时，将第i个元素由0置位为1，所述计数矩阵中的元素用于记录所述故障检测周期内所述状态矩阵中对应元素被置位为1的次数，

所述矩阵模块还用于当判定当前组中连接环节的数量x小于耦合子模块的数量m时，将所述状态矩阵和所述计数矩阵中第x+1至m个元素置为零。

2.如权利要求1所述的基于FPGA的多路间歇断开故障并行测试系统，其特征在于，所述系统还包括：数据转发和配置模块以及显示模块；

所述数据转发和配置模块设置于所述矩阵模块与所述显示模块之间，所述数据转发和配置模块用于分组依次记录所述计数矩阵中元素的数值，记作检测信号，并将所述检测信号转换为十六进制数据发送至所述显示模块；

所述显示模块用于采用柱状列阵，显示所述连接环节对应的检测信号和所述故障持续时长。

3.如权利要求1所述的基于FPGA的多路间歇断开故障并行测试系统，其特征在于，所述信号处理模块还包括：分组选通模块；

所述分组选通模块用于根据所述耦合子模块的数量m和所述连接环节的数量n，采用向上取整的方式，确定连接环节的组数K，根据所述耦合子模块的数量m将前m*(K-1)个所述连接环节依次分为K-1组，将其余连接环节记作第K组，并根据所述连接环节的分组，生成所述选通信号。

4.如权利要求3所述的基于FPGA的多路间歇断开故障并行测试系统，其特征在于，所述分组选通模块还用于：

向所述连接环节发送拓扑检测信号，并根据所述拓扑检测信号的路径反馈信号，确定所述连接环节之间的电路拓扑结构，并判断所述电路拓扑结构中最长的串联支路中所包含的连接环节的串联数量，并判断所述串联数量是否小于或等于预设阈值，若是，将所述预设阈值记作所述耦合子模块的数量m，若否，将所述串联数量记作所述耦合子模块的数量m，其中，所述路径反馈信号用于记录所述拓扑检测信号依次经过的所述连接环节的编号。