[发明专利]一种逐次逼近二维游标型时间数字转换器电路及实现方法

权利要求书

1.一种逐次逼近二维游标型时间数字转换器电路，该电路包括：y个快延时单元和x个慢延时单元，y个快延时开关，x个慢延时开关，一个仲裁器，一个逐次逼近逻辑电路；其特征在于，还包括权重映射逻辑表生成电路；其中，快延时单元输出与相同序号的快延时开关相连，慢延时单元输出与相同序号的慢延时开关相连；所有的快延时开关同时连接到仲裁器的S端，所有的慢延时开关也同时连接到仲裁器的R端，仲裁器的输出Q端连接到逐次逼近逻辑电路，逐次逼近逻辑电路输出串行数据；权重映射逻辑表电路输入端与逐次逼近逻辑电路相连，输出端同时与所有的快延时开关和慢延时开关相连，在每轮比较中逐次逼近逻辑电路通过查找权重映射逻辑表，只开启一组快延时开关和慢延时开关；所述权重映射逻辑表记录了各权重与之对应的慢延时单元开关序号和快延时单元开关序号。

2.如权利要求1所述电路的实现方法，其特征在于，根据逐次逼近逻辑每轮比较的结果，选择下一轮需要比较的权重，再通过“权重映射逻辑表”找到权重所对应的延迟单元和开关序号，按此规律循环并输出串行数据，具体包括以下步骤：

第一步：首先仲裁器比较(tR-tS)和最大权重的中间值1/2*(n+1)t的大小关系，逐次逼近逻辑电路在“权重映射逻辑表”找到该权重所对应的延迟单元的开关序号，即在权重映射逻辑表查找慢延时单元序号x_0和快延时单元序号y_0的数值满足关系式1/2*

(n+1)t＝x_0*t1-y_0*t2所对应的延迟单元的开关序号，然后逐次逼近逻辑电路开启与该权重对应的序号慢延时单元和快延时单元的开关，则与该开关对应的慢延时单元和快延时单元的信号输入到仲裁器中；t1代表慢延时单元的延迟时间，t2为快延时单元的延迟时间，n代表延时单元及其开关的序号；

第二步：如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t，同样逐次逼近逻辑电路在“权重映射逻辑表”找到该权重所对应的延迟单元的开关序号，开启相应开关，将对应的慢延时单元和快延时单元的信号连接到仲裁器；如果仲裁器比较(tR-tS)和权重1/2*(n+1)t的输出小于零，则仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t；其中，权重(1/2+1/2^2)*(n+1)t、(1/2-1/2^2)*(n+1)t对应的慢延时单元和快延时单元序号分别是(x_11，y_11)和(x_10，y_10)，满足关系式(1/2+1/2^2)*(n+1)t＝x_11*t1-y_11*t2、(1/2-1/2^2)*(n+1)t＝x_10*t1-y_10*t2；

第三步：如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t的输出大于零，则仲裁器进一步比较(tR-tS)和权重(1/2+1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2+1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2+1/2^2-1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出大于零，则进一步比较(tR-tS)和权重(1/2-1/2^2+1/2^3)*(n+1)t；如果仲裁器比较(tR-tS)和权重(1/2-1/2^2)*(n+1)t的输出小于零，则比较(tR-tS)和权重(1/2-1/2^2-1/2^3)*(n+1)t；其中，权重(1/2+1/2^2+1/2^3)*(n+1)t、(1/2+1/2^2-1/2^3)*(n+1)t、(1/2-1/2^2+1/2^3)*(n+1)t、(1/2-1/2^2-1/2^3)*(n+1)t对应的慢延时单元和快延时单元序号分别是(x_211，y_211)、(x_210，y_210)、(x_201，y_201)、(x_200，y_200)，满足关系式(1/2+1/2^2+1/2^3)*(n+1)t＝x_211*t1-y_211*t2、(1/2+1/2^2-1/2^3)*(n+1)t＝x_210*t1-y_210*t2、(1/2-1/2^2+1/2^3)*(n+1)t＝x_201*t1-y_201*t2、(1/2-1/2^2-1/2^3)*(n+1)t＝x_200*t1-y_200*t2；

按此规律循环k次，k为任意正整数，得到精度满足应用需求的k位数据，由逐次逼近逻辑电路输出k位串行数据。