[发明专利]一种逐次逼近二维游标型时间数字转换器电路及实现方法

说明书

本发明涉及一种逐次逼近二维游标型时间数字转换器电路及实现方法，属于时间数字转换器电路技术领域。电路包括：y个快延时单元和x个慢延时单元，y个快延时开关，x个慢延时开关，一个仲裁器，一个逐次逼近逻辑电路；其特征在于，还包括权重映射逻辑表生成电路；其中，在每轮比较中逐次逼近逻辑电路通过查找权重映射逻辑表，只开启一组快延时开关和慢延时开关；所述权重映射逻辑表记录了各权重与之对应的慢延时单元开关序号和快延时单元开关序号。本发明增加了“权重映射逻辑表”，使得逐次逼近逻辑能够用于二维游标型时间数字转换器，相比于逐次逼近一维游标型时间数字转换器的优势是进一步减少了延时单元的数量。

技术领域

本发明属于时间数字转换器电路技术领域，特别涉及一种逐次逼近二维游标型时间数字转换器电路及实现方法。

背景技术

时间数字转换器，以下简称为TDC(time-to-digital converter)，是近年兴起的一种测量延时的电路，始于高能离子测量领域。TDC可以将两路信号的上升沿(或下降沿)之间的延时量化成数字信号。凭借其电路成本低、功耗小、响应速度快的特点广泛应用于锁相环、红外探测系统、激光测距仪、模拟数字转换器、集成电路工艺偏差检测等领域。

为了追求更精准的解析度、更高的检测范围、更低的电路成本和功耗，TDC的结构从最初的简单计数器结构发展出了数字延迟线(digital delay line)结构，以及之后的一维游标型(Vernier)结构、二维游标型(2D Vernier)结构等。Yuki Ozawa、Takashi Ida等人在论文“ARCHITECTURE OF HIGH PERFORMANCE SUCCESSIVE APPROXIMATION TIMEDIGITIZER”提出逐次逼近一维游标型TDC，在电路成本和功耗方面进一步优化了传统一维游标型TDC。

在图1所示的传统一维游标型TDC中，包含温度码转二进制码的译码器、慢延时单元1～n，快延时单元1～n，仲裁器1～n，n是1、2、3、4……等自然数。相同序号的慢延时单元、快延时单元、仲裁器相连，延时单元的输出端连接仲裁器的输入端。

其中，慢延时单元可将输入时钟延迟t1秒，快延时单元可将输入时钟延迟t2秒，且t1t2。仲裁器通过在Q端输出一或零来判断和裁定信号S和信号R的领先或落后关系。有的方案中使用D触发器替换仲裁器，两者的原理类似。延时单元、仲裁器、D触发器的具体实现方式属于公知，不再赘述。

假设信号S在tS时刻出现上升沿或下降沿，信号R在tR时刻出现上升沿或下降沿，tR-tS既可能大于零，也可能小于零。在此仅描述信号S上升沿领先于信号R上升沿的情况，即tR-tS0，如图1所示。对于信号S上升沿或下降沿落后于信号R上升沿或下降沿的情况，即tR-tS0，应由相关电路将两路信号交换，以保证领先的信号通过慢延时单元，落后的信号通过快延时单元。

下面用公式来表示一维游标型TDC的原理：信号S通过n个慢延时单元后出现上升沿的时刻是tS+n*t1，信号R通过n个快延时单元后出现上升沿的时刻是tR+n*t2，第n号仲裁器判断两者的领先或落后关系，即判断(tR+n*t2)-(tS+n*t1)＝(tR-tS)-n*(t1-t2)0是否成立，或者说判断(tR-tS)与n*(t1-t2)的大小关系。若将n*(t1-t2)看成一个延时权重，TDC的电路功能就是通过仲裁器比较延时(tR-tS)和权重n*(t1-t2)，(n＝0，1，2，3……)的大小关系。

所有仲裁器的输出信号Q组成的温度码经过译码器电路转换成更为通用、位数更短的二进制码，以便于后续处理。