[发明专利]半导体器件及制造半导体器件的方法

说明书

本发明涉及半导体器件及制造半导体器件的方法。公开了一种实现小型化和高击穿电压二者的半导体器件。半导体器件具有形成在沿Y方向延伸的沟槽TR中的栅极电极G1和包括形成在漂移区域ND中的柱区域PC1到PC3的多个柱区域PC。柱区域PC1、PC2和PC3以交错方式设置，以夹住沟槽TR。连接柱区域PC1和PC2的中心的线与连接柱区域PC1和PC3的中心的线形成的角度θ1大于或等于60度且小于或等于90度。

相关申请的交叉引用

这里通过参考并入2019年2月7日提交的第2019-020340号日本专利申请的全部公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及半导体器件及其制造方法，尤其适用于具有功率MOSFET(金属氧化物半导体场效应晶体管)的半导体器件。

背景技术

在诸如功率MOSFET的半导体元件中，有一种PN结，即用于提高半导体器件中的耐受电压的所谓的超结结构。例如，在n型MOSFET的情况下，通过在N型漂移区域中二维布置p型柱区域，在p型柱区域周围形成耗尽层，可以提高耐受电压。

下面列出了公开的技术。

[专利文献1]日本未审查专利申请公开号2010-16309

[专利文献2]日本未审查专利申请公开号2008-16518

[专利文献3]日本未审查专利申请公开号2014-150148

专利文献1公开了一种具有超结结构的功率MOSFET并且公开了利用以点状布置使得彼此分离的多个p型柱区域的技术。

另一方面，专利文献2和专利文献3公开了在功率MOSFET的外围区域中形成到栅极电极的接触孔的技术。专利文献2公开了一种结构，其包括：在半导体衬底上引出的栅极电极的嵌入在沟槽中的部分以及在引出部分上方形成的接触孔。

专利文献3公开了一种结构：接触孔直接形成在掩埋在沟槽中的栅极电极的顶部。通过不将栅极电极引出到半导体衬底上，不需要用于形成栅极电极的引出部分的掩膜，从而消除了对光刻步骤的需要。因此，与专利文献2的技术相比，专利文献3的技术可以使芯片小型化并且可以降低制造成本。

发明内容

代替以平行于栅极电极的延伸方向的条状放置柱区域，在以点状布置柱区域的情况下，由于柱区域的占用率小，因此提高了导通电阻。

因此，在将以点状布置柱区域的情况下，通过以交错形式来布置形成在栅极电极两侧上的多个柱区域，可以有效地提高从柱区域延伸的耗尽层的占用率。

然而，根据以交错方式布置的多个柱区域的形成位置，会出现不同的耗尽面积。

可以应用诸如增加柱区域宽度的措施，但这会导致过多的柱面积占用以及导通电阻的上升。

因此，期望改善半导体器件的性能，使得多个柱区域的形成位置被优化并且抑制导通电阻的增加。

从本说明书和附图的描述中其他目的和新颖特征将变得明显。

下面简要说明本申请中公开的实施例中的典型实施例的概要。

在一个实施例中，半导体器件包括半导体衬底、第一导电类型的第一杂质区域、从第一杂质区域的表面沿内部形成并在平面图中在第一方向上延伸的多个沟槽以及经由栅极绝缘膜在多个沟槽中的每个沟槽内形成的栅极电极。此外，半导体器件包括与第一导电类型相反的第二导电类型的多个柱区域。每个柱区域形成于沟槽之间的第一杂质区域中，并且具有比沟槽的底部深度更深的深度。

沟槽包括第一沟槽、第二沟槽和第三沟槽。第二沟槽和第三沟槽相邻于第一沟槽，使得在与第一方向正交的第二方向上夹住第一沟槽。