[发明专利]半导体器件

说明书

本发明公开一种半导体器件，包括：第一基底结构，所述第一基底结构包括第一半导体元件和位于所述第一半导体元件上的第一介电层；第二基底结构，所述第二基底结构包括第二半导体元件和位于所述第二半导体元件上的第二介电层；位于所述第一基底结构和第二基底结构之间的多功能导电层，所述多功能导电层的两侧分别与所述第一介电层、第二介电层连接，所述第一半导体元件、第二半导体元件在设定平面上的投影落入所述多功能导电层在设定平面上的投影内，所述设定平面垂直于所述第一介电层的厚度方向；以及用于接收/输出电信号的引出结构，所述引出结构沿所述厚度方向穿过所述第一基底结构，并延伸至与所述多功能导电层的局部接触。

技术领域

本发明涉及半导体器件技术领域，且特别是涉及含有多个半导体器件的三维堆叠的半导体器件。

背景技术

在电子工业中，三维(3D)堆叠技术显着有助于半导体器件的集成。为了形成3D叠层，两个或更多的芯片一个叠一个地布置并被键合。

3D堆叠技术提供了许多潜在的优点，包含如改进的形状因子、更低的成本、增强的性能以及通过芯片上系统(SOC)解决方案的更大的集成度。由3D堆叠所形成的SOC架构能够使相堆叠的半导体器件(例如，逻辑电路和动态随机存取存储器(DRAM))的高带宽连通性成为可能。

但是上述3D堆叠技术仍然存在很多不足，比如堆叠芯片内半导体器件的外部连接与之间的干扰问题，不利于3D集成电路的整体效能的集成与提升。因此，为解决上述技术问题，有必要提出一种新的三维集成电路的半导体器件。

发明内容

为了解决上述技术问题，本发明提供一种三维集成电路的半导体器件，以解决目前3D堆叠技术中的堆叠晶片内半导体器件的对外连接与干扰问题。

本发明的半导体器件，包括:

一种半导体器件，其特征在于，包括第一基底结构，所述第一基底结构包括第一半导体元件和位于所述第一半导体元件上的第一介电层；第二基底结构，所述第二基底结构包括第二半导体元件和位于所述第二半导体元件上的第二介电层；位于所述第一基底结构和第二基底结构之间的多功能导电层，所述多功能导电层的两侧分别与所述第一介电层、第二介电层连接，所述第一半导体元件、第二半导体元件在设定平面上的投影落入所述多功能导电层在设定平面上的投影内，所述设定平面垂直于所述第一介电层的厚度方向；以及用于接收/输出电信号的引出结构，所述引出结构沿所述厚度方向穿过所述第一基底结构，并延伸至与所述多功能导电层的局部接触。

于一实施例中，所述第二基底结构还包括互连结构，所述第二介电层位于多功能导电层与互连结构之间；所述半导体器件还包括位于所述第一基底结构内的电连接结构，所述电连接结构穿过所述多功能导电层，并与所述互连结构电连接。

于一实施例中，所述第一基底结构还包括第三介电层，所述第三介电层与所述多功能导电层连接，且所述第二介电层与所述第三介电层连接。

于一实施例中，所述第一半导体元件、第二半导体元件包括图像传感器、二极管、功率器件、存储器件、逻辑器件、金属氧化物半导体器件中的至少一种。

于一实施例中，所述第一半导体元件、第二半导体元件其中之一为图像传感器、逻辑器件。

于一实施例中，所述第一介电层与多功能导电层的连接方式为键合连接，或者，所述第二介电层与多功能导电层的连接方式为键合连接。

于一实施例中，所述多功能导电层的外边缘与第一介电层、第二导电层的外边缘对齐。

于一实施例中，所述多功能导电层为覆盖整个所述第一介电层、第二介电层的膜层。

于一实施例中，所述多功能导电层包含铝或钽。

于一实施例中，所述第一介电层与所述第二介电层包含氧化硅、氮化硅、硅碳氧化合物或硅碳氮化合物。