[发明专利]一种原始比特错误率感知的译码软判决延迟降低方法

权利要求书

1.一种原始比特错误率感知的译码软判决延迟降低方法，应用在闪存系统中，其特征在于，所述方法包括以下步骤：

(1)上层主机给闪存控制器发送读命令和数据地址，控制器执行读命令，并根据数据地址施加将对应闪存页中的数据读到页面寄存器中；

(2)将页面寄存器中的数据传输到闪存控制器中的LDPC译码器中进行译码操作，将页面寄存器中的原始数据和成功译码的最终数据缓存在控制器中；

(3)将原始数据和成功译码的最终数据进行对比，获取原始比特错误率；

(4)记录该页面所在块的保存时间、可编程擦写周期、页面地址和当前保存时间和可编程擦写周期下的原始比特错误率和译码迭代次数p；

(5)随着保存时间和可编程擦写周期的增加，再一次读取该页面中的数据时，读出的新的原始数据由页面寄存器读到译码器中进行译码纠错；

(6)如果原始比特错误率M在LDPC硬译码纠错能力范围内，则使用硬译码进行纠错；

(7)将原始数据中比特为0的赋值为1，比特为1的赋值为-1，得到一组元素仅为1和-1组成的向量，作为原始数据的初始对数似然比信息；

(8)将步骤(7)中的初始对数似然比信息输入LDPC译码算法中进行迭代译码，译码算法为最小和译码算法；

(9)译码过程中，利用初始对数似然比信息进行LDPC译码最小和算法的校验节点信息和变量节点信息迭代更新；

(10)在步骤(9)中判断迭代次数是否大于迭代阈值p，如果是，则转入步骤(11)，如果否，则转入步骤(12)；

(11)进行比特节点最终判决；

(12)继续进行迭代直到达到目标次数p，然后再进行译码判决；

(13)如果原始比特错误率超过LDPC硬译码纠错能力范围，即M＞5.0×10^-3，使用LDPC软译码方法进行纠错；

(14)使用多个检测电平，使用如下公式获取对数似然比信息：

其中，ST_k(k∈{1,2,...,2ⁿ})表示闪存单元第k个比特为0的存储状态集合，n表示闪存单元存储的比特数量，和p^l(v)(l∈ST_k)表示状态S_m和状态l的概率密度函数；

(15)获取对数似然比信息之后转入步骤(9)到步骤(11)。

2.根据权利要求1所述的一种原始比特错误率感知的译码软判决延迟降低方法，其特征在于，步骤(3)中原始比特错误率计算为

3.根据权利要求1所述的一种原始比特错误率感知的译码软判决延迟降低方法，其特征在于，步骤(6)中LDPC硬译码纠错能力范围为M≤5.0×10^-3。

4.根据权利要求1所述的一种原始比特错误率感知的译码软判决延迟降低方法，其特征在于，预前判断原始比特错误率是否超过LDPC硬译码纠错能力范围能够及时调用LDPC软译码纠错算法，以提高纠错能力和保证数据存储可靠性。