[发明专利]一种原始比特错误率感知的译码软判决延迟降低方法

说明书

本发明公开了一种原始比特错误率感知的译码软判决延迟降低方法。为了保证数据存储可靠性，LDPC采用基于对数似然比信息的软判决译码算法，具有较强的译码纠错能力。但是在译码判决过程中，频繁地对比特信息进行判决，引起高的判决延迟。本发明首先根据当前LDPC译码结果获取原始比特错误率的变化信息。然后根据比特错误率的变化信息，在下次译码判决过程中，直接将比特的对数似然比信息迭代更新至目标值后再执行判决操作，以降低冗余的判决次数，进而降低软判决译码判决延迟。

技术领域

本发明属于固态盘存储技术领域，更具体地，涉及一种原始比特错误率感知的译码软判决延迟降低方法。

背景技术

当前三维(3-dimentional,简称3D)堆叠闪存由于采用层式存储结构且每单元存储多个比特，具有高的单元存储密度和大的存储容量，因此广泛用于计算机等系统作为大容量的存储设备。

3D堆叠闪存带来大的存储容量的同时，数据存储可靠性却受到威胁，由于层间干扰、可编程擦写周期和保存周期的影响，原始比特错误率逐渐增加，严重影响了数据存储可靠性。为了保证数据存储可靠性，低密度奇偶校验(Low Density Parity Check,简称LDPC)采用基于对数似然比信息的软判决译码算法具有较高的译码纠错能力被广泛用于3D堆叠闪存纠错。

然而，在现有的LDPC软判决译码过程中，每个比特的对数似然比信息频繁地迭代判决，增加了译码软判决延迟。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种原始比特错误率感知的译码软判决延迟降低方法，其目的在于，首先根据当前LDPC译码结果获取原始比特错误率的变化信息。然后根据比特错误率的变化信息，在下次译码判决过程中，直接将比特的对数似然比信息迭代更新至目标值后再执行判决操作，以降低冗余的判决次数，进而降低软判决译码判决延迟，从而能够解决现有LDPC软判决译码纠错方法造成高的译码判决延迟的技术问题。采取的具体技术方案如下：

一种原始比特错误率感知的译码软判决延迟降低方法，应用在闪存系统中，其包括以下步骤：

(1)上层主机给闪存控制器发送读命令和数据地址，控制器执行读命令，并根据数据地址施加将对应闪存页中的数据读到页面寄存器中；

(2)将页面寄存器中的数据传输到闪存控制器中的LDPC译码器中进行译码操作，将页面寄存器中的原始数据和成功译码的最终数据缓存在控制器中；

(3)将原始数据和成功译码的最终数据进行对比，获取原始比特错误率；

(4)记录该页面所在块的保存时间、可编程擦写周期、页面地址和当前保存时间和可编程擦写周期下的原始比特错误率和译码迭代次数p；

(5)随着保存时间和可编程擦写周期的增加，再一次读取该页面中的数据时，读出的新的原始数据由页面寄存器读到译码器中进行译码纠错；

(6)如果原始比特错误率M在LDPC硬译码纠错能力范围内，则使用硬译码进行纠错；

(7)将原始数据中比特为0的赋值为1，比特为1的赋值为-1，得到一组元素仅为1和-1组成的向量，作为原始数据的初始对数似然比信息；

(8)将步骤(7)中的初始对数似然比信息输入LDPC译码算法中进行迭代译码，译码算法为最小和译码算法；

(9)译码过程中，利用初始对数似然比信息进行LDPC译码最小和算法的校验节点信息和变量节点信息迭代更新；

(10)在步骤(9)中判断迭代次数是否大于迭代阈值p，如果是，则转入步骤(11)，如果否，则转入步骤(12)；

(11)进行比特节点最终判决；

(12)继续进行迭代直到达到目标次数p，然后再进行译码判决；