[发明专利]用于非易失性存储器中的错误校正的快速失效支持

权利要求书

1.一种用于非易失性存储器中的改进的错误校正的方法，包括：

(a)在快速失效模式中从读取操作接收码字；

(b)初始地配置最大迭代次数和用于多个位翻转阈值的值的集合，以用于对所述码字执行解码操作；

(c)执行多次解码迭代，每次迭代使用位翻转阈值的子集；

(d)计算作为所述最大迭代次数与已执行的所述多次解码迭代之间的差的剩余迭代次数；

(e)基于所述剩余迭代次数和所述快速失效模式中的所述读取操作的延迟要求，重新配置所述多个位翻转阈值的所述值的集合以重新开始所述解码操作；并且

(f)重复操作(c)至(e)，直到所述码字被成功解码或者所述剩余迭代次数小于或等于零。

2.根据权利要求1所述的方法，其中所述解码操作的收敛速率和校正能力是基于所述多个位翻转阈值的所述值的集合。

3.根据权利要求1所述的方法，其中所述位翻转阈值的子集中的每一个随着所述剩余迭代次数的减少而增加。

4.根据权利要求1所述的方法，其中所述快速失效模式是所述非易失性存储器的读取恢复级别即RRL，并且其中所述快速失效模式的最大延迟小于由所述非易失性存储器支持的任何其它RRL的最大延迟。

5.根据权利要求4所述的方法，其中所述最大迭代次数是基于所述快速失效模式的最大延迟。

6.根据权利要求1所述的方法，其中所述非易失性存储器是NAND闪速存储器。

7.根据权利要求6所述的方法，其中所述NAND闪速存储器包括多个存储器单元，每一个存储器单元被配置为存储多于一个的数据位。

8.根据权利要求1所述的方法，其中所述码字是广义的低密度奇偶校验码字，即G-LDPC码字。

9.一种系统，所述系统用于非易失性存储器中的改进的错误校正，包括：

处理器和存储器，所述存储器包括存储在其上的指令，其中所述指令在由所述处理器运行时使所述处理器：

(a)在快速失效模式中从读取操作接收码字；

(b)初始地配置最大迭代次数和用于多个位翻转阈值的值的集合，以用于对所述码字执行解码操作；

(c)执行多次解码迭代，每次迭代使用位翻转阈值的子集；

(d)计算作为所述最大迭代次数与已执行的所述多次解码迭代之间的差的剩余迭代次数；

(e)基于所述剩余迭代次数和所述快速失效模式中的所述读取操作的延迟要求，重新配置所述多个位翻转阈值的所述值的集合以重新开始所述解码操作；以及

(f)重复操作(c)至(e)，直到所述码字被成功解码或者所述剩余迭代次数小于或等于零。

10.根据权利要求9所述的系统，其中所述解码操作的收敛速率和校正能力是基于所述多个位翻转阈值的所述值的集合。

11.根据权利要求9所述的系统，其中所述位翻转阈值的子集中的每一个随着所述剩余迭代次数的减少而增加。

12.根据权利要求9所述的系统，其中所述快速失效模式是所述非易失性存储器的读取恢复级别即RRL，并且其中所述快速失效模式的最大延迟小于由所述非易失性存储器支持的任何其它RRL的最大延迟。

13.根据权利要求12所述的系统，其中所述最大迭代次数是基于所述快速失效模式的最大延迟。

14.根据权利要求9所述的方法，其中所述非易失性存储器是包括多个存储器单元的NAND闪速存储器，每一个存储器单元被配置为存储多于一个的数据位。