[发明专利]半导体存储装置及其制造方法

说明书

实施方式提供一种将存储柱内的半导体层良好地连接的半导体存储装置及其制造方法。一实施方式的半导体存储装置具备：积层体，包含沿着第1方向积层的多个第1导电体层、及配置在所述多个第1导电体层的上方且沿着所述第1方向积层的多个第2导电体层；柱，在所述积层体内沿着所述第1方向延伸，且包含半导体层；以及电荷储存层，配置在所述多个第1导电体层与所述半导体层之间、及所述多个第2导电体层与所述半导体层之间。所述半导体层包含：第1部分，在所述多个第1导电体层中的最上层的第1导电体层与所述多个第2导电体层中的最下层的第2导电体层之间，沿着所述第1方向延伸；及第2部分，配置在所述半导体层的所述第1部分的上方，且直径随着朝向上方而减少。

[相关申请]

本申请案享有以日本专利申请案2019-137855号(申请日：2019年7月26日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置及其制造方法。

背景技术

作为能够非易失地存储数据的半导体存储装置，已知有NAND(Not And，与非)闪速存储器。在如该NAND闪速存储器的半导体存储装置中，为了高集成化、大容量化，而采用三维存储器结构。三维存储器结构例如是在衬底的上方设置存储柱，在所述存储柱内配置包含多个存储单元的存储单元群(NAND串)。与所述存储柱对应的存储器孔分两次形成，即形成下侧部分与上侧部分。

发明内容

实施方式提供一种将存储柱内的半导体层良好地连接的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备：积层体，包含沿着第1方向积层的多个第1导电体层、及配置在所述多个第1导电体层的上方且沿着所述第1方向积层的多个第2导电体层；柱，在所述积层体内沿着所述第1方向延伸，且包含半导体层；以及电荷储存层，配置在所述多个第1导电体层与所述半导体层之间、及所述多个第2导电体层与所述半导体层之间。所述半导体层包含：第1部分，在所述多个第1导电体层中的最上层的第1导电体层与所述多个第2导电体层中的最下层的第2导电体层之间，沿着所述第1方向延伸；及第2部分，配置在所述半导体层的所述第1部分的上方，且直径随着朝向上方而减少。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储系统的整体构成的框图。

图2是表示第1实施方式的半导体存储装置的存储单元阵列的部分的电路构成图。

图3是第1实施方式的半导体存储装置的存储单元阵列的剖视图。

图4是第1实施方式的半导体存储装置的存储柱中的包含接面部的部分的剖视图。

图5～21是用来对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。

图22是第2实施方式的半导体存储装置的存储单元阵列的剖视图。

图23是第2实施方式的半导体存储装置的存储柱中的包含接面部的部分的剖视图。

图24是第3实施方式的半导体存储装置的存储单元阵列的剖视图。

图25是第3实施方式的半导体存储装置的存储柱中的包含接面部的部分的剖视图。

图26～30是用来对第3实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。

图31是第1变化例的半导体存储装置的存储柱中的包含接面部的部分的剖视图。

图32是第2变化例的半导体存储装置的存储柱中的包含接面部的部分的剖视图。

具体实施方式