[发明专利]具有背面接触金属化的晶体管结构的深源极和漏极在审

专利信息
申请号: 202010107593.7 申请日: 2020-02-21
公开(公告)号: CN111725317A 公开(公告)日: 2020-09-29
发明(设计)人: R.梅汉德鲁;T.加尼;S.塞亚 申请(专利权)人: 英特尔公司
主分类号: H01L29/78 分类号: H01L29/78;H01L29/45;H01L27/088;H01L21/336
代理公司: 中国专利代理(香港)有限公司 72001 代理人: 姜冰;申屠伟进
地址: 美国加利*** 国省代码: 暂无信息
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摘要:
搜索关键词: 具有 背面 接触 金属化 晶体管 结构 深源极
【说明书】:

晶体管结构包括由来自晶体管结构的正(例如,顶)面和背(例如,底)面两者的金属化来接触的深源极和/或漏极半导体。遵循可以是单晶的沟道区域的结晶性,深源极和/或漏极半导体可外延。源极和/或漏极半导体的第一层可具有较低的杂质掺杂,而源极和/或漏极半导体的第二层可具有较高的杂质掺杂。深源极和/或漏极半导体可在沟道区域下方延伸,并且可与子沟道区域的侧壁相邻,使得与晶体管结构的背面接触的金属化可穿过源极和/或漏极半导体的第一层的厚度来接触源极和/或漏极半导体的第二层。

背景技术

几十年来,集成电路(IC)中的器件密度一直在按照摩尔定律增加。然而,随着器件结构的横向尺寸随着每个技术代而缩小,进一步减小结构尺寸变得越来越困难。

三维(3D)缩放现在相当令人感兴趣,因为z-高度(器件厚度)的减小提供了增加整体器件密度和IC性能的另一种途径。3D缩放可例如用芯片堆叠或封装的IC堆叠的形式。已知的3D集成技术是昂贵的,并且可能仅在z-高度和器件密度方面提供渐进式改进(incremental improvement)。例如,IC芯片的厚度的大部分可能是无活性的衬底材料。

3D芯片缩放的一个形式包括器件层的相对侧上的互连金属化,所述器件层包括诸如单晶硅的半导体材料。然而,集成背面互连金属化提出了挑战,因为晶体管级结构中的许多是从衬底的正面堆积的,从而使得到结构的背面的通路可能需要显著偏离正面通路。例如,在一些实例中,到晶体管的源极和/或漏极部分的背面接触可能比正面接触显示更高的接触电阻。因此,至少从晶体管和/或芯片性能的角度,为背面接触金属化实现低接触电阻的技术和体系结构将是有利的。

附图说明

在附图中通过示例而非限制的方式图示了本文中描述的材料。为了图示的简单和清楚起见,图中图示的元件不一定按比例绘制。例如,为清楚起见,一些元件的尺寸可能相对于其它元件被放大。此外,在认为适当的情况下,在图中已重复参考标号以指示对应或类似的元件。在图中:

图1是图示根据一些实施例的形成具有深源极和/或漏极以及背面接触金属化的晶体管结构的方法的流程图;

图2-6图示了根据一些实施例的随着鳍的沟道区域被限定而演变的晶体管结构的等距视图;

图7A图示了根据一些实施例的在深源极和/或漏极鳍蚀刻之后的晶体管结构的等距视图;

图7B图示了根据一些实施例的在图7A中示出的晶体管结构的横截面视图;

图8A图示了根据一些实施例的在形成第一源极和/或漏极材料层之后的晶体管结构的等距视图;

图8B图示了根据一些实施例的在图8A中示出的晶体管结构的横截面视图;

图9A图示了根据一些实施例的在形成第二源极和/或漏极材料层之后的晶体管结构的等距视图;

图9B图示了根据一些实施例的在图9A中示出的晶体管结构的横截面视图;

图10A图示了根据一些实施例的在正面互连之后的晶体管结构的等距视图;

图10B图示了根据一些实施例的在图10A中示出的晶体管结构的横截面视图;

图11A图示了根据一些实施例的在背面源极和/或漏极接触蚀刻之后的晶体管结构的等距视图;

图11B图示了根据一些实施例的在图11A中示出的晶体管结构的横截面视图;

图12A图示了根据一些实施例的在背面互连之后的晶体管结构的等距视图;

图12B图示了根据一些实施例的在图12A中示出的晶体管结构的横截面视图;

图13图示了根据一些实施例的具有正面和背面互连金属化的晶体管层的横截面视图;

图14是根据一些实施例的电子计算装置的功能框图;以及

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