[发明专利]一种扇出型封装件及其制作方法

说明书

本发明提出了一种扇出型封装件及其制作方法，通过在芯片中引入TSV结构，将部分输入输出端口电引导至背面，然后在正反两面都设计再分布层结构，减少了单一侧的再分布层金属层数，从而降低了寄生电容和信号串扰的发生，使得器件的稳定性和可靠性得到提升。

技术领域

本发明涉及半导体技术领域，尤其是涉及一种扇出型封装件及其制作方法。

背景技术

半导体封装领域，随着封装高集成度的要求，以硅通孔(Through Silicon Via，TSV)为核心的3D IC封装成为高密度封装领域的重要技术。

同时，随着芯片变得越来越小，I/O数越来越多，扇入型晶圆级封装已不能满足互连的要求。扇出(fanout)封装技术作为解决此矛盾的方案，通过重构芯片在晶元的排布，将小芯片I/O引出本体之外，形成比其更大的封装体。

上述fanout方案之一的先上芯，芯片正面朝下工艺，当芯片正面I/O较多时，会不可避免出现不同信号金属层在芯片正上方重叠的设计，两者之间使用PI聚酰亚胺绝缘层阻隔(通常为5um厚度)。

请参见图1，图1是一种现有的扇出型封装结构的示意图。如图所示，该扇出型封装结构200包括基底201，芯片202，该芯片202上具有多个输入输出端口(I/O)203a、203b等，芯片202通过塑封材料204被封装在基底201上。这些输入输出端口203a、203b通过再分布层206被连接至外部的栅型球阵列(BGA)上，该栅型球阵列包括多个焊球207a、207b等，再分布层206中具有多层金属层导线，并通过钝化层(PI、聚酰亚胺绝缘层)205包封，形成保护。

然而上述扇出型封装结构中，当输入输出端口(I/O)较多，存在不同信号金属层在芯片正上方重叠的设计时，会带来以下问题：一、引入更高的寄生电容电感；二、不同信号层间的串扰；三、钝化层受外力易发生形变断裂造成信号短路或断路的风险。

因此，提出一种新的扇出型封装结构，以应对多I/O口器件带来的挑战成为业内普遍关注的问题。

发明内容

有鉴于此，本发明的目的在于提出一种新的扇出型封装件及其制作方法，通过结合TSV结构，让芯片的部分I/O口引入至背面，从而在正反两面实施再分布层，减少单面再分布层的层数，从而减少现有技术中存在的问题。

根据本发明的目的提出的一种扇出型封装件，包括

基底；

至少一块芯片，位于所述基底上；

塑封材料，包封所述至少一块芯片并固定于所述基底上；

其中，所述芯片包括具有多个输入输出端口的第一表面和与所述第一表面相背且具有多个凸块的第二表面，所述第一表面和第二表面之间设有至少一个TSV，所述多个输入输出端口中的至少一个通过所述TSV电导通至位于所述第二表面的对应凸块上，

第一再分布层，电连接在所述第一表面的至少部分输入输出端口上，并按所述第一再分布层的图形将该部分输入输出端口分别引导至多个外部焊球上；

第二再分布层，电连接在所述第二表面的至少一个凸块上，并按所述第二再分布层的图形将该至少一个凸块电引出或电互连在其它凸块上。

优选的，所述芯片的数量为一块，该一块芯片具有至少两个所述TSV，所述第二再分布层将该至少两个所述TSV对应的凸块电互连或电引出。

优选的，所述芯片的数量为至少两块，所述第二再分布层将所述至少两块芯片中对应TSV的凸块电互连或电引出。

优选的，还包括钝化层，包封所述第一再分布层，并露出与所述外部焊球连接的区域。

优选的，所述塑封材料与所述第一表面的多个输入输出端口齐平，所述钝化层设置于所述塑封材料与所述第一表面的共平面上。