[发明专利]一种优化时分复用技术的多阶段FPGA布线方法

说明书

本发明涉及一种优化时分复用技术的多阶段FPGA布线方法，包括以下步骤：步骤S1:采集FPGA集合、FPGA连接对集合、线网集合和线网组集合；步骤S2:根据FPGA集合、FPGA连接对集合、线网集合和线网组集合，在未分配TR的情况下获取线网的布线拓扑；步骤S3:根据每个线网组的时延情况的不同，为每个线网的每条边分配对应的TR；步骤S4:循环进行TR缩减和边合法化，迭代优化TR值大于预设值的线网组,直到满足迭代终止的条件时，得到最优布线方案。本发明可以优化多FPGA原型系统的片间信号延迟和可布线性问题。

技术领域

本发明属于集成电路计算机辅助设计技术领域，具体涉及一种优化时分复用技术的多阶段FPGA布线方法。

背景技术

逻辑验证是先进纳米制程下一种重要的步骤。在片上系统的设计过程中，据估计专用集成电路(ASIC)设计60％到80％的时间花费在验证过程中。软件仿真和硬件仿真是两种常见的逻辑验证方法，但是，软件仿真需要花费大量的时间和代价对每个逻辑门进行模拟，硬件仿真的实施代价较大。随着集成电路制程的不断发展，芯片的规模越来越大，上述两种逻辑验证方法的缺点越来越明显。

近年来，现场可编程逻辑门阵列(FPGA)被广泛地应用于多种领域，包括机器学习、云计算和原型系统。FPGA原型系统使得逻辑验证比传统的方法更加便宜快捷。因此，FPGA原型系统已经被广泛地使用于工业界。尽管FPGA的芯片规模在不断增长，但是整个原型系统依然难以放到一个FPGA中。因此，FPGA原型系统通常由多个FPGA组成，多个FPGA相互连接构成了整个多FPGA原型系统。

为了通过多FPGA原型系统实现一个芯片设计的逻辑验证，一个完整的电路首先被划分为多个子电路，并且每个子电路被放置在一个FPGA中。由于FPGA引脚的数量通常超过了FPGA片间信号的数量，所以需要使用时分复用技术在一个系统时钟周期(SCP)内同时传输多个片间信号。这样能够提高整个系统的可布线性，但是片间信号的延迟被增大。时分复用技术的优化问题是多FPGA原型系统设计中的一个重要问题。

发明内容

有鉴于此，本发明的目的在于提供一种优化时分复用技术的多阶段FPGA布线方法，用以解决时分复用技术的优化问题。

为实现上述目的，本发明采用如下技术方案：

一种优化时分复用技术的多阶段FPGA布线方法，包括以下步骤：

步骤S1:采集FPGA集合、FPGA连接对集合、线网集合和线网组集合；

步骤S2:根据FPGA集合、FPGA连接对集合、线网集合和线网组集合，在未分配TR的情况下获取线网的布线拓扑；

步骤S3:根据每个线网组的时延情况的不同，为每个线网的每条边分配对应的TR；

步骤S4:循环进行TR缩减和边合法化，迭代优化TR值大于预设值的线网组,直到满足迭代终止的条件时，得到最优布线方案。

进一步的，所述步骤S2具体为：

步骤S21:对线网进行预处理，将所有线网基于预设标准进行排序；

步骤S22:基于输入数据中的FPGA连接对集合和FPGA集合建立当前线网的布线图，标记出需要连接的FPGA，并标记出每个FPGA连接对的代价；

步骤S23:基于建立的当前线网的布线图，采用近似斯坦纳树算法完成当前线网的布线，构造一棵斯坦纳树连接需要连接的FPGA；

步骤S24:记录当前线网的布线拓扑；

步骤S25:更新每个FPGA连接对的代价，即被当前线网选中的用来连接FPGA的FPGA连接对的代价加1；

步骤S26:循环步骤S22-S25直至完成所有线网连接，得到线网的布线拓扑。