[发明专利]具有垂直沟槽的源极或漏极结构

说明书

描述了具有带有垂直沟槽的源极或漏极结构的集成电路结构。在示例中，集成电路结构包括鳍，所述鳍具有下鳍部分和上鳍部分。栅极堆叠处于所述鳍的所述上鳍部分之上，所述栅极堆叠具有与第二侧相对的第一侧。第一源极或漏极结构包括在所述栅极堆叠的所述第一侧被嵌入所述鳍中的外延结构。第二源极或漏极结构包括在所述栅极堆叠的所述第二侧被嵌入所述鳍中的外延结构。所述第一和第二源极或漏极结构的所述外延结构具有在其中居中的垂直沟槽。所述第一和第二源极或漏极结构包括硅和V族掺杂剂杂质。

技术领域

本公开的实施例属于高级集成电路结构制造的领域，并且特别是具有带有垂直沟槽的源极或漏极结构的集成电路结构。

背景技术

在过去的几十年中，集成电路中的特征的缩放一直是不断发展的半导体行业的驱动力。缩放至越来越小的特征使得能够在半导体芯片的有限基板面上实现增大的功能单元密度。例如，收缩的晶体管大小允许在芯片上并入增大数量的存储器或逻辑装置，从而导致制造具有增大容量的产品。然而，对于不断变大的容量的驱使并不是没有问题的。优化每个装置的性能的必要性变得愈加显著。

在常规且当前已知的制造过程中的可变性可能会限制将它们进一步延伸到10纳米节点或亚10纳米节点的范围中的可能性。因此，对于未来技术节点而言所需的功能组件的制造可能要求在当前的制造过程中引入新方法或整合新技术，或者用它们来替代当前的制造过程。

附图说明

图1A-1F示出了根据本公开的实施例的表示制造具有带有垂直沟槽的源极或漏极结构的集成电路结构的方法中的各种操作的横截面视图。

图2A-2F示出了根据本公开的实施例的表示制造具有带有垂直沟槽的源极或漏极结构的集成电路结构的方法中的各种操作的横截面视图。

图3A示出了根据本公开的另一实施例的在一对半导体鳍之上的多个栅极线的平面视图。

图3B示出了根据本公开的实施例的沿着图3A的a-a'轴截取的横截面视图。

图4示出了根据本公开的另一实施例的具有用于NMOS装置的沟槽接触部的集成电路结构的横截面视图。

图5示出了根据本公开的实施例的在凸起的源极或漏极区域上具有导电接触部的集成电路结构的横截面视图。

图6A和6B示出了根据本公开的实施例的各种集成电路结构的横截面视图，所述集成电路结构各自具有包括叠加的绝缘盖层的沟槽接触部并且具有包括叠加的绝缘盖层的栅极堆叠。

图7示出了根据本公开的一个实施方式的计算装置。

图8示出了包括本公开的一个或多个实施例的中介层。

图9示出了根据本公开的实施例的采用根据本文中描述的一种或多种过程制造的IC或包括本文中描述的一个或多个特征的移动计算平台的等距视图。

图10示出了根据本公开的实施例的以倒装芯片方式安装的管芯的横截面视图。

具体实施方式

描述了具有带有垂直沟槽的源极或漏极结构的集成电路结构以及制造带有垂直沟槽的源极或漏极结构的方法。在以下描述中，阐述诸如具体的集成和材料组织方法（regime）之类的众多具体细节，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将会显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本公开的实施例晦涩难懂。此外，要领会的是，附图中示出的各种实施例是示出性表示，并且不一定按比例绘制。