[发明专利]SRAM存储单元

说明书

本发明涉及一种半导体集成电路，具体涉及一种SRAM存储单元。其中包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管，以及第一传输管和第二传输管；第一传输管的第一端连接第一位线，第一传输管的另一端连接第一存储节点；第二传输管的第一端连接第二位线，第二传输管的另一端连接第二存储节点；第一存储节点还连接第一NMOS管的漏极、第二PMOS管的漏极、第三PMOS管的栅极、第四PMOS管的栅极、第五PMOS管的栅极和第二NMOS管的栅极；本发明可以解决相关技术中静态噪声容限低、漏电功耗高的问题，提高静态噪声容限以提高SRAM存储单元的良率，降低静态模式下的漏电功耗，进而更适合超低漏电的应用。

技术领域

本发明涉及一种半导体集成电路，具体涉及一种SRAM存储单元。

背景技术

集成电路工艺技术节点的不断先进给芯片的可靠性带来了很多挑战，其中一个挑战就是工艺的变化，对电路性能的影响。

图1是现有的一种传统6管SRAM存储单元，包括第一NOMS传输管和第二NMOS传输管，第一NOMS传输管的源极和漏极分别连接在位线BL和存储节点Q上，第二NOMS传输管的源极和漏极分别连接位线BLB和存储节点QN，存储节点Q和存储节点QN之间连接互锁的第一反相器和第二反相器，第一反相器101和第二反相器102的结构相同且都是采用由一个NMOS管和一个PMOS管连接形成的CMOS反相器。

传统6管存储单元的漏电功耗相对较大，不适用于对漏电功耗要求很高的应用中，如可穿戴设备、物联网应用等等。

发明内容

本发明提供了一种SRAM存储单元，可以解决相关技术中静态噪声容限低、漏电功耗高的问题。

本发明提供一种SRAM存储单元，包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管，以及第一传输管和第二传输管；

所述第一传输管的第一端连接第一位线，所述第一传输管的另一端连接第一存储节点；所述第二传输管的第一端连接第二位线，所述第二传输管的另一端连接第二存储节点；

所述第一存储节点还连接第一NMOS管的漏极、第二PMOS管的漏极、第三PMOS管的栅极、第四PMOS管的栅极、第五PMOS管的栅极和第二NMOS管的栅极；

所述第二存储节点还连接第二NMOS管的漏极、第五PMOS管的漏极、第六PMOS管的栅极、第一PMOS管的栅极、第二PMOS管的栅极和第一NMOS管的栅极；

所述第一PMOS管的源极连接电源，漏极连接第二PMOS管的源极和第三PMOS管的漏极；

所述第四PMOS管的源极连接电源，漏极连接第五PMOS管的源极和第六PMOS管的漏极。

可选的，所述第一传输管和第二传输管PMOS管，所述第一传输管的第一端为第一传输管源极或者漏极中的一极，所述第一传输管的另第一端为第一传输管源极或者漏极中的另一极，第一传输管的栅极为控制端；

所述第二传输管的第一端为第二传输管源极或者漏极中的一极，所述第二传输管的另第一端为第二传输管源极或者漏极中的另一极，第二传输管的栅极为控制端。

可选的，第一存储节点和第二存储节点的电位分别能够在0和1之间翻转，且第一存储节点和第二存储节点的电位相反。

可选的，若初始状态第一存储节点的电位为0、所述第二存储节点的电位为1，对所述SRAM存储单元进行写1操作时，将字线置为低电平，将第一位线置为高电平，第二位线为低电平。

可选的，在对所述SRAM存储单元进行写1操作后，所述SRAM存储单元存储信息为1，所述第一存储节点的电位为1、所述第二存储节点的电位为0。