[发明专利]基于posit数据格式的浮点数乘法运算电路

说明书

本申请提供了一种基于posit数据格式的浮点数的乘法运算电路。该电路包括数据输入单元101、第一解码器102、第二解码器103、乘法器104、MSB单元105、加法器106、编码器107和多路选择器108，通过电路中各元件的协同，实现基于posit数据格式的浮点数的乘法运算。本申请实施例中，采用posit数据格式进行乘法运算，则可以在0附近保证精度的同时，又可以很大程度的减少数据位宽，从而减少神经网络的训练时间，也降低了对于存储，位宽等资源的需求。

技术领域

本申请涉及数据处理技术领域，特别涉及一种基于posit数据格式的浮点数乘法运算电路。

背景技术

随着大数据时代的到来，人工神经网络技术得到飞速发展。人工神经网络是由大量处理单元互联组成的非线性、自适应信息处理系统，试图通过模拟大脑神经网络处理、记忆信息的方式进行信息处理。

人工神经网络的重点在于数据处理，即对浮点数进行运算、分析，从而建立神经网络模型。目前通常采用IEEE 754规范的规格化单精度浮点数格式(简称为IEEE 754数据格式)的浮点数执行数据处理的过程。这种数据格式的浮点数可以表示一个很大范围的数值，同时也能满足神经网络训练的要求。虽然上述IEEE 754数据格式的浮点数在精度上能够满足神经网络训练的要求，但是由于其位宽较长，在处理这种数据时需要耗费一定的时间并且消耗一定的资源，进而影响神经网络的训练速度，使神经网络训练的效率降低。

如果能够将posit数据格式的浮点数直接用于执行人工神经网络的数据处理过程，将大大减少所占用的资源，进而能够加快神经网络的训练速度。但是，目前还没有基于posit数据格式的浮点数的乘法运算电路。

发明内容

本申请提供了一种基于posit数据格式的浮点数的乘法运算电路，可用于实现基于posit数据格式的浮点数乘法运算。

本申请实施例提供一种基于posit数据格式的浮点数乘法运算电路，所述电路包括：

数据输入单元101，用于输入posit数据格式的第一浮点数和posit数据格式的第二浮点数；

第一解码器102，用于对所述第一浮点数进行分析，确定所述第一浮点数中第一指数段的值和第一尾数段的值；

第二解码器103，用于对所述第二浮点数进行分析，确定所述第二浮点数中第二指数段的值和第二尾数段的值；

乘法器104，用于接收所述第一尾数段的值和所述第二尾数段的值，以及将所述第一尾数段的值和所述第二尾数段的值相乘，得到第一运算结果；

MSB单元(105)，用于确定第一运算结果的最高位，以及将所述第一运算结果的最高位输出至加法器(106)；

所述加法器106，用于接收所述第一运算结果的最高位，以及接收所述第一指数段的值和所述第二指数段的值，根据所述第一运算结果的最高位、所述第一指数段的值和所述第二指数段的值，得到第二运算结果；

编码器107，用于接收所述第一运算结果和所述第二运算结果，以及根据所述第一运算结果和所述第二运算结果，得到目标运算结果；

多路选择器108，用于接收所述目标运算结果，并输出。

在一种可能的实现方式中，还包括：

判断单元109，用于判断所述第一浮点数和所述第二浮点数中的任一浮点数是否为0，如果所述第一浮点数和所述第二浮点数中的任一浮点数为0，则将0输入多路选择器108；

所述多路选择器108，还用于在接收到所述判断单元109输入的0后，输出0。

在一种可能的实现方式中，还包括：