[发明专利]半导体装置

说明书

实施方式的半导体装置具备N型的第1阱区域和P型的第2阱区域、设置于第1阱区域的PMOS晶体管以及设置于第2阱区域的NMOS晶体管。PMOS晶体管包括第1栅极绝缘层和第1栅电极。NMOS晶体管包括第2栅极绝缘层和第2栅电极。第1栅电极包括P型的第1半导体层、第1绝缘层以及第1导电体层。第2栅电极包括N型的第2半导体层、第2绝缘层以及第2导电体层。第1绝缘层的膜厚比第2绝缘层的膜厚厚。

本申请享有以日本专利申请2019－167653号(申请日：2019年9月13日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式主要涉及半导体装置。

背景技术

作为用于半导体装置的晶体管之一，已知超低耐压(Very Low Voltage)晶体管。超低耐压晶体管是以高速动作为目的的晶体管。但是，对于超低耐压晶体管，有时晶体管的特性会因栅电极的构造而在超低耐压晶体管的制造期间发生劣化。

发明内容

实施方式提供高品质的半导体装置。

实施方式的半导体装置具备：设置在基板的上表面的N型的第1阱区域和P型的第2阱区域、设置在第1阱区域的PMOS晶体管以及设置在第2阱区域的NMOS晶体管。PMOS晶体管包括设置在第1阱区域上的第1栅极绝缘层和设置在第1栅极绝缘层上的第1栅电极。NMOS晶体管包括设置在第2阱区域上的第2栅极绝缘层和设置在第2栅极绝缘层上的第2栅电极。第1栅电极包括P型的第1半导体层、设置在第1半导体层上的第1绝缘层以及设置在第1绝缘层上的第1导电体层。第2栅电极包括N型的第2半导体层、设置在第2半导体层上的第2绝缘层以及设置在第2绝缘层上的第2导电体层。第1绝缘层的膜厚比第2绝缘层的膜厚厚。

附图说明

图1是表示第1实施方式涉及的半导体装置的构成例的框图。

图2是表示第1实施方式涉及的半导体装置具备的存储单元阵列的电路构成的电路图。

图3是表示第1实施方式涉及的半导体装置具备的存储单元阵列以及超低耐压晶体管的一个例子的截面图。

图4是表示第1实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图5～图9是表示第1实施方式涉及的半导体装置的制造工序的一个例子的截面图。

图10是表示第2实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图11是表示第3实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图12以及图13是表示第3实施方式涉及的半导体装置的制造工序的一个例子的截面图。

图14是表示第4实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图15是表示第5实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

图16是表示第6实施方式涉及的半导体装置具备的PMOS晶体管以及NMOS晶体管的截面构造的一个例子的截面图。

具体实施方式

1.第1实施方式

对第1实施方式涉及的半导体装置进行说明。以下，作为半导体装置，以在半导体基板上以三维方式层叠了存储单元晶体管的三维层叠式NAND型闪速存储器为例来进行说明。

1.1构成

1.1.1半导体装置的构成