[发明专利]具有栅极插塞或接触部插塞的自对准栅极端盖（SAGE）架构

说明书

描述了具有栅极插塞或接触部插塞的自对准栅极端盖(SAGE)架构以及制造具有栅极插塞或接触部插塞的SAGE架构的方法。在示例中，一种集成电路结构包括第一半导体鳍状物上方的第一栅极结构。第二栅极结构在第二半导体鳍状物上方。栅极端盖隔离结构在第一和第二半导体鳍状物之间，并且横向地处于第一和第二栅极结构之间并与第一和第二栅极结构接触。栅极插塞在栅极端盖隔离结构上方，并且横向地处于第一栅极结构和第二栅极结构之间。晶体金属氧化物材料横向地处于栅极插塞和第一栅极结构之间并与栅极插塞和第一栅极结构接触，并且横向地处于栅极插塞和第二栅极结构之间并与栅极插塞和第二栅极结构接触。

技术领域

本公开的实施例属于集成电路结构和处理的领域，并且尤其是具有栅极插塞或接触部插塞的自对准栅极端盖(SAGE)架构以及制造具有栅极插塞或接触部插塞的SAGE架构的方法。

背景技术

过去几十年来，集成电路中特征的缩放已经成为了持续增长的半导体工业背后的驱动力。缩放到越来越小的特征能够在半导体芯片的有限芯片面积上实现增大密度的功能单元。例如，缩小晶体管大小允许在芯片上结合增多的数量的存储器或逻辑器件，导致制造出具有增大容量的产品。但是，不断追求更高的容量并非不存在问题。优化每个器件的性能的必要性变得越来越重要。

在集成电路器件的制作中，随着器件尺寸继续缩小，诸如三栅极晶体管的多栅极晶体管已经变得更加普遍。在常规工艺中，三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些实例中，体硅衬底是优选的，因为它们的成本更低，并且因为它们能够实现较不复杂的三栅极制造工艺。

然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些功能构建块的尺寸减小并随着给定区域中制造的功能构建块的绝对数量增大，对用于对这些构建块进行图案化的光刻工艺的约束已经变得势不可挡。具体而言，在半导体堆叠体中图案化出的特征的最小尺寸(临界尺寸)和这样的特征之间的间隔之间可能存在折衷。此外，对在有源器件间包括无源特征的约束已经增大。

附图说明

图1示出了包括自对准栅极端盖(SAGE)架构的集成电路结构的截面图。

图2示出了根据本公开实施例的包括具有栅极插塞的自对准栅极端盖 (SAGE)架构的集成电路结构的截面图。

图3A-图3I示出了表示根据本公开实施例的制造包括具有栅极插塞的自对准栅极端盖(SAGE)架构的集成电路结构的方法中的各操作的截面图。

图4示出了包括适应端到端间隔的基于鳍状物的集成电路结构的布局的平面图。

图5A-图5D示出了常规finFET或三栅极工艺制造方案中的重要工艺操作的截面图。

图6A-图6D示出了根据本公开实施例的用于finFET或三栅极器件的自对准栅极端盖(SAGE)工艺制造方案中的重要工艺操作的截面图。

图7示出了根据本公开一种实施方式的计算装置。

图8示出了包括根据本公开的一个或多个实施例的内插器。

图9是根据本公开实施例的移动计算平台的等距视图，该移动计算平台采用根据本文描述的一种或多种工艺制造的IC或包括本文描述的一个或多个特征。

图10示出了根据本公开实施例的倒装芯片式安装的管芯的截面图。

具体实施方式