[发明专利]一种异步先入先出的数据缓存控制器

权利要求书

1.一种异步先入先出的数据缓存控制器，其特征在于，包括双端口RAM存储模块、写地址产生逻辑模块、读地址产生逻辑模块、写满判断模块、读空判断模块、读指针同步模块、写指针同步模块、写指针计数模块和读指针计数模块，

所述写地址产生逻辑模块的时钟端连接写时钟信号，其复位端连接写复位信号，其使能端连接写使能信号，其控制端连接写控制信号，其地址输出端输出写地址信号，其指针输出端连接写指针信号；

当所述写控制信号为低电平时，所述写地址产生逻辑模块在所述写时钟信号的每个周期将写地址信号和写指针信号的编码自加1后输出；当所述写控制信号为高电平时，所述写地址产生逻辑模块输出的写地址信号和写指针信号的编码停止自加1保持不变；

所述读地址产生逻辑模块的时钟端连接读时钟信号，其复位端连接读复位信号，其使能端连接读使能信号，其控制端连接读控制信号，其地址输出端输出读地址信号，其指针输出端连接读指针信号；

当所述读控制信号为低电平时，所述读地址产生逻辑模块在所述读时钟信号的每个周期将读地址信号和读指针信号的编码自加1后输出；当所述读控制信号为高电平时，所述读地址产生逻辑模块输出的读地址信号和读指针信号的编码停止自加1保持不变；

所述双端口RAM存储模块包括写控制单元、读控制单元和存储单元，

所述存储单元的数据输入端连接写入数据信号，其数据输出端连接读出数据信号；

所述写控制单元的时钟端连接所述写时钟信号，其复位端连接所述写复位信号，其使能端连接所述写使能信号，其地址输入端连接所述写地址信号，所述写控制单元用于控制所述写入数据信号在写时钟域下存入到所述存储单元中对应地址；

所述读控制单元的时钟端连接所述读时钟信号，其复位端连接所述读复位信号，其使能端连接所述读使能信号，其地址输入端连接所述读地址信号，所述读控制单元用于在读时钟域下将所述存储单元中对应地址的数据读出获得所述读出数据信号；

所述写指针计数模块用于对所述写指针信号进行计数，当计数结果达到设定值时产生高电平的写指针计数控制信号；

所述读指针计数模块用于对所述读指针信号进行计数，当计数结果达到设定值时产生高电平的读指针计数控制信号；

所述读指针同步模块用于将所述读指针信号同步到写时钟域；

所述写指针同步模块用于将所述写指针信号同步到读时钟域；

所述写满判断模块的时钟端连接所述写时钟信号，其复位端连接所述写复位信号，所述写满判断模块用于比较所述写地址产生逻辑模块输出的写指针信号和所述读指针信号经所述读指针同步模块同步后的信号，当两者只有最高位和次高位不同时输出高电平的写满判断信号；

所述读空判断模块的时钟端连接所述读时钟信号，其复位端连接所述读复位信号，所述读空判断模块用于比较所述读地址产生逻辑模块输出的读指针信号和所述写指针信号经所述写指针同步模块同步后的信号，当两者完全相同时输出高电平的读空判断信号；

所述写指针计数控制信号和所述写满判断信号相或后产生所述写控制信号；

所述读指针计数控制信号和所述读空判断信号相或后产生所述读控制信号。

2.根据权利要求1所述的异步先入先出的数据缓存控制器，其特征在于，所述读地址信号为二进制编码形式输出，所述读指针信号为二进制转格雷码形式输出；所述写地址信号为二进制编码形式输出，所述写指针信号为二进制转格雷码形式输出。

3.根据权利要求1所述的异步先入先出的数据缓存控制器，其特征在于，所述读指针同步模块包括两个D触发器，所述读指针信号经过两个D触发器延时两次后输出到所述写满判断模块与所述写指针信号进行比较；所述写指针同步模块包括两个D触发器，所述写指针信号经过两个D触发器延时两次后输出到所述读空判断模块与所述读指针信号进行比较。

4.根据权利要求1所述的异步先入先出的数据缓存控制器，其特征在于，所述写指针计数模块的判断逻辑为，对所述写指针信号进行计数，当计数到所述双端口RAM存储模块地址深度的前两个数时，输出高电平的写指针计数控制信号，否则输出低电平的写指针计数控制信号；

所述读指针计数模块的判断逻辑为，对所述读指针信号进行计数，当计数到所述双端口RAM存储模块地址深度的前两个数时，输出高电平的读指针计数控制信号，否则输出低电平的读指针计数控制信号。

5.根据权利要求1所述的异步先入先出的数据缓存控制器，其特征在于，所述写指针计数模块输出高电平的写指针计数控制信号后，所述写指针计数模块经过所述写时钟信号的五个周期后复位；

所述读指针计数模块输出高电平的读指针计数控制信号后，所述读指针计数模块经过所述读时钟信号的五个周期后复位。