[发明专利]一种异步先入先出的数据缓存控制器

说明书

一种异步先入先出的数据缓存控制器，利用写地址产生逻辑模块在写时钟域对写地址信号、写指针信号自加1，利用读地址产生逻辑模块在读时钟域对读地址信号、读指针信号自加1，设置计数模块对写指针信号和读指针信号进行计数，设置写指针同步模块将写指针信号同步到读时钟域与读指针信号进行比较判断读空，设置读指针同步模块将读指针信号同步到写时钟域与写指针信号进行比较判断写满，根据计数结果和判断结果控制读、写地址产生逻辑模块，双端口RAM存储模块在写时钟域下写入数据，在读时钟域下读出数据。本发明能够在不增加RAM深度且不影响系统整体运行速度的情况下，使数据正常的写入和读出，解决了跨时钟域数据传输中数据缓存溢出的问题。

技术领域

本发明属于数字集成电路设计领域，特别涉及一种异步先入先出(FIFO，FirstInput First Output)的数据缓存控制器。

背景技术

在现场可编程逻辑门阵列(FPGA，Field Programmable Gate Array)系统中，如果数据传输中不满足触发器的建立时间和保持时间，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间不满足，就可能产生亚稳态，此时触发器输出端在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间内输出端在0和1之间处于振荡状态，而不是等于输入端的值。只要系统中有异步元件，亚稳态就无法避免。亚稳态主要发生在异步信号检测、跨时钟域信号传输以及复位电路等常用设计中。由于产生亚稳态后，寄存器输出端输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值。在信号传输中产生亚稳态就会导致与其相连其他数字部件将其作出不同的判断，有的判断到“1”有的判断到“0”，有的也进入了亚稳态，数字部件就会逻辑混乱。在复位电路中产生亚稳态可能会导致复位失败。在跨时钟域的数据传输中产生亚稳态的现象尤为明显。

在大规模集成电路设计中，多时钟系统往往是不可避免的，这样就产生了跨时钟域的数据传输问题，时钟域的时钟频率不同是导致亚稳态问题的一个重要原因，即跨时钟域的数据传输会导致亚稳态问题的产生。然而系统的运作和功能体现则需要所有模块的相互合作，这样，设计工作过程中必然就存在着不同模块之间的数据传输跨时钟域就是一条路径穿过不同的时钟域，由于不同时钟域的时钟频率不同，就会难以确定信号传输的正确性，解决跨时钟域路径的信号传输问题就是异步FIFO设计的目的之一。其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。FIFO存储器依靠合理的价格、使用的方便性和灵活性以及对速度进行匹配这些特点而成为解决这类问题的理想方法。异步FIFO一般可作为速率匹配数据缓冲器，能在快速处理器和较慢的外设之间实现速率匹配，且它在远程通信、数字信号处理、大容量存储系统、图像处理以及打印系统这些领域非常有用。

在多种解决跨时钟域问题的方法中，异步FIFO较为简便、快捷。异步FIFO是一种先进先出的逻辑电路，本质上可以看做是一种缓存单元，但区别在于它的另一个作用是确保两个不同时钟域之间的数据正确传输。功能实现过程中，写时钟域的数据通过写操作进入异步FIFO缓存，读时钟域则通过读操作从异步FIFO的缓存中读走数据，进而达到跨时域路径的数据稳定、有效传输。

在异步FIFO的结构中，由于时钟频率不同的影响，为了确保通信的正常，需要建立严格的握手机制，但当时钟频率差距过大时，握手机制有可能失效，此时为了确保系统的正常运行，通常是对缓存深度进行增加，但是在数据位宽较大的系统中，如果加深缓存深度就会带来巨大的资源浪费。

发明内容

针对上述异步FIFO在两个时钟域下数据缓存溢出的问题，本发明提出了一种异步先入先出FIFO的数据缓存控制器，能够在两个时钟域中握手机制失效的情况下，不通过无限制的增加RAM(随机存取存储器random access memory，RAM)深度，而是通过本发明提出的异步FIFO数据缓存控制器结构来达到防止数据溢出的目的。

本发明的技术方案为：