[发明专利]SRAM存储阵列和存储器

权利要求书

1.一种SRAM存储阵列，其特征在于，包括：对称布置的两个存储阵列，其中，每个存储阵列上设置有用于跟踪另一个存储阵列的跟踪电路；

其中，在读取所述其中一个存储阵列上的第i行第j列上的存储单元中存储的数据时，

另一存储阵列上的跟踪电路，用于通过该另一存储阵列上的第j列位线，向存储待读取数据的存储阵列的第j列上的感应放大器SA输送基准信号；还用于监测存储待读取数据的存储阵列，并控制存储待读取数据的存储阵列的第j列上的SA开启；

存储待读取数据的存储阵列的第j列上的SA，用于在开启时，对基准信号和第一信号进行比较，并根据比较结果输出数据；其中，所述第一信号与存储待读取数据的存储阵列上的第i行第j列上的存储单元中存储的数据有关。

2.根据权利要求1所述的SRAM存储阵列，其特征在于，跟踪电路包括：跟踪读字线TK-RWL、跟踪存储单元、跟踪读位线TK-RBL、使能信号单元TK SA、控制单元；

其中，在所述每个存储阵列上，每条位线的一端与该存储阵列上的控制单元连接，另一端与该条位线上连接的感应放大器SA的第一输入端连接，所述SA的第二输入端与另一个存储阵列上对称位置的位线连接，每个所述SA的控制端均与另一个存储阵列上的TK SA连接；每个所述控制单元的一端与其所在的存储阵列上的TK-RWL连接，另一端接地；跟踪存储单元连接其所在的存储阵列上的所述TK-RWL与TK-RBL之间；所述TK SA的一端与其所在的存储阵列上的TK-RBL连接，另一端分别与另一个存储阵列上的SA的控制端连接；

所述SA的第一输入端，用于所述通过与其连接的位线接收第一信号；

所述TK-RWL，用于向与其连接第一控制单元输出第二信号，所述第二信号用于使所述控制单元向与其连接的位线输出基准信号；

所述控制单元，用于在所述第二信号的控制下使能与其连接的位线以向另一存储阵列上的与其对称的位线上连接的SA输出所述基准信号；

所述SA的第二输入端，用于接收所述基准信号；

所述跟踪存储单元，用于使能所述TK-RBL以使所述TK-RBL向所述TK SA输出第三信号，所述第三信号用于指示所述TK SA向与其连接的SA输出使能信号，所述使能信号用于启动SA；

所述TK SA，用于在根据所述第三信号确定与其连接的SA需要开启后，向该SA发出所述使能信号；

所述SA，用于在使能信号的作用下比较所述第一信号和所述基准信号，根据比较结果输出数据。

3.根据权利要求2所述的SRAM存储阵列，其特征在于，所述控制单元，用于在所述第二信号的控制下下拉与其连接的位线上的信号值以输出所述基准信号；

相应的，所述TK SA，用于在所述基准信号大于所述第一信号时，所述SA的输出端输出的数据为第一预设值；在所述基准信号小于所述第一信号时，所述SA的输出端输出的数据为第二预设值。

4.根据权利要求2或3所述的SRAM存储阵列，其特征在于，所述每个控制单元包括N型金属氧化物半导体NMOS；所述NMOS的栅极与该NMOS所在的存储阵列上的TK-RWL连接，所述NMOS的漏极与该NMOS所在的位线连接，所述NMOS的源极接地；

所述NMOS，用于在所述第二信号的使能下导通，在导通后下拉与其漏极连接的位线以输出所述基准信号。

5.根据权利要求2或3所述的SRAM存储阵列，其特征在于，所述每个控制单元包括反相器和P型金属氧化物半导体PMOS；所述反相器的输入端与该反相器所属的存储阵列的TK-RWL上，所述反相器的输出端与所述PMOS的栅极连接，所述PMOS的漏极与该PMOS所在的位线连接，所述PMOS的源极接地；

所述反相器，用于根据所述第二信号输出第四信号，所述第四信号用于使所述PMOS导通；

所述PMOS，用于在所述第四信号的使能下导通，在导通后下拉与其漏极连接的位线以输出所述基准信号。

6.根据权利要求4所述的SRAM存储阵列，其特征在于，所述基准信号的减小的速度小于所述第一信号减小的速度。