[发明专利]SRAM存储阵列和存储器

说明书

本申请实施例提供一种SRAM存储阵列和存储器。其中，SRAM存储阵列通过将BANK[0]的跟踪电路设计在BANK[1]中，并且，通过BANK[1]的RBL为BANK[0]提供基准信号，使得BANK[1]可以跟踪BANK[0]，以在合适的时间，根据RBL与基准信号的比较结果，读取到BANK[0]中存储单元内存储的数据。同理可读取BANK[1]中的数据。本申请基于SRAM的存储阵列的结构特点，获得基准信号，而不需要额外设置用于产生基准信号的电路，减少了芯片的面积和功耗，减少芯片的制作和使用成本，降低了芯片的制作难度。

技术领域

本申请实施例涉及芯片技术，尤其涉及一种SRAM存储阵列和存储器。

背景技术

静态随机存储器(Static Random Access Memory，SRAM)具有高速度、低功耗与标准工艺相兼容的优点。其中，双端口SRAM设计采用一种单端式(Single-end)读取方式的存储单元-8T单元(8T cell)，与传统8T cell相比，读写互不干扰，具有较好的稳定性。但是Single-end读取相对差分(differential)读取速度慢。

其中，图1为现有技术一实施例提供的SRAM存储阵列的结构图。如图1所示，每条读字线(Read Word Line，RWL)与感应放大器(Sense Amplifier，SA)连接，SA接收RBL的电压信息并放大输出，其中，SA需要在合适的时间开启，否则会输出错误的数据。如图1所示，在外部电路中设计8T cell的跟踪电路(Tracking Circuit，TK)，控制SA的开启时间。TK电路的工作原理为：TK_RWL模拟RWL的开启；TK_RBL模拟RBL；TK8T cell模拟8T cell将TK_RBL下拉；当TK_RBL下拉到可使TK SA输出SA使能信号SAE时，相当于RBL上的信号达到使SA开启的大小，因此，当TK SA感应到TK_RBL下拉到可使TK SA输出SA使能信号SAE时，TK SA输出SA使能信号SAE，开启SA，以输出数据。

其中，在图1所示的SRAM存储阵列中，SA一般采用反相器来做，即若RBL下拉到足够低的电压时，反相器输出1；否则输出0。但是反相器做SA需要RBL下降到至少VDD/2才能实现反相器的翻转，读取速度过慢。

因此，为提高SRAM的读取速度，在图1的基础上，将SRAM存储阵列划分为两个独立的阵列，如图2所示，SRAM存储阵列划包括BANK[0]和BANK[1]，且外部电路在每个Bank里都有独立的一份。这样每条RBL上的负载减半，使得SRAM的读取速度能有较大的提升。但是，如果SRAM存储阵列较大，SRAM的读取速度也存在读取慢的问题。

为进一步提高SRAM的读取速度，在图2的基础上，如图3所示，在外围电路设计一条基准位线，通过比较所读取的8T cell对应的位线与基准位线上的电压差实现数据的差分读取。图3所示的双端口SRAM的工作原理为：

例如读取BANK[0]中第0行第0列上的存储单元读取的数据时，TK_RWL[0]和RWL[0]开启，TK 8T cell开启且下拉TK_RBL[0]，当TK_RBL[0]的电压低于预设值时，TK SA输出SAE[0]，从而使BANK[0]中第0列对应的SA开启。其中，TK 8T cell为根据8T cell的特性设计的，在8T cell输出的值，也就是RBL[0][0]的电压与基准位线(Reference Bit Line，ReBL)的电压的差值达到可使SA开启的值时，TK 8T cell可将TK_RBL[0]上的电压时正好下拉到预设值，使TK SA输出SAE[0]，开启SA。

若RWL[0]中存储的数据为0，则RBL[0][0]的电压信号被下拉；若RWL[0]中存储的数据为1，则RBL[0][0]的电压信号保持为1。因此，通过比较基准位线(Reference BitLine，ReBL)和RBL[0][0]的电压大小判定读取的是1还是0：若RBL的电压高于ReBL的电压，则读取的是1；反之则为0。