[发明专利]包括层叠的半导体芯片的半导体封装在审
申请号: | 202010155588.3 | 申请日: | 2020-03-09 |
公开(公告)号: | CN112397486A | 公开(公告)日: | 2021-02-23 |
发明(设计)人: | 李硕源 | 申请(专利权)人: | 爱思开海力士有限公司 |
主分类号: | H01L25/065 | 分类号: | H01L25/065;H01L25/18;H01L23/31;H01L23/48 |
代理公司: | 北京三友知识产权代理有限公司 11127 | 代理人: | 刘久亮;黄纶伟 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 包括 层叠 半导体 芯片 封装 | ||
包括层叠的半导体芯片的半导体封装。一种半导体封装包括:基板;第一中介层,其设置在基板上方;第一芯片层叠物,其在第一中介层的一侧设置在基板上,其中,第一芯片层叠物包括以在第一方向上偏移的方式层叠的多个第一半导体芯片;第二芯片层叠物,其设置在第一芯片层叠物上,其中,第二芯片层叠物包括以在与第一方向相反的第二方向上偏移的方式层叠的多个第二半导体芯片;以及第三芯片层叠物,其在第一中介层的另一侧设置在基板上,其中,第三芯片层叠物包括以在第二方向上偏移的方式层叠的多个第三半导体芯片。
技术领域
本专利文献涉及半导体封装,更具体地,涉及一种包括层叠在基板上方的多个芯片的半导体封装。
背景技术
用于处理大量数据的电子装置正朝着较小体积演进。因此,越来越需要增加这些电子装置的集成度。
由于半导体集成技术的限制,仅通过单个半导体芯片很难满足所需性能目标。因此,通常制造具有多个嵌入式半导体芯片的半导体封装。
尽管半导体封装包括多个半导体芯片,但需要满足诸如操作的准确度和速度改进、尺寸最小化、工艺简化以及成本降低的各种要求。
发明内容
各种实施方式涉及一种以相对低的占地面积(footprint)具有高集成度的半导体封装。
在实施方式中,一种半导体封装可包括:基板;第一中介层,其设置在基板上方;第一芯片层叠物,其在第一中介层的一侧设置在基板上,其中,第一芯片层叠物包括以在第一方向上偏移的方式层叠的多个第一半导体芯片;第二芯片层叠物,其设置在第一芯片层叠物上,其中,第二芯片层叠物包括以在与第一方向相反的第二方向上偏移的方式层叠的多个第二半导体芯片;以及第三芯片层叠物,其在第一中介层的另一侧设置在基板上,其中,第三芯片层叠物包括以在第二方向上偏移的方式层叠的多个第三半导体芯片。第一中介层可由在第一方向上突出超过第一芯片层叠物的第二芯片层叠物的底表面接触。第三芯片层叠物的厚度可大于第一芯片层叠物的厚度和第二芯片层叠物的厚度之和。此外,第三芯片层叠物可在第一中介层的至少一部分上方延伸,以使得第一中介层的至少一部分位于第三芯片层叠物下方的空间中。
附图说明
图1是示出根据实施方式的半导体封装的横截面图。
图2A和图2B是更详细地示出图1的第一中介层150的示例的横截面图和平面图。
图3A、图3B和图3C是更详细地示出图1的第二中介层160的示例的图。
图4A、图4B和图4C是更详细地示出图1的第三中介层170的示例的图。
图5示出例示了采用包括根据实施方式的半导体封装的存储卡的电子系统的框图。
图6示出例示了包括根据实施方式的半导体封装的另一电子系统的框图。
具体实施方式
下面参照附图详细描述所公开的技术的各种示例和实现方式。
附图可能未必按比例,在一些情况下,附图中的至少一些结构的比例可能已被夸大,以便清楚地示出所描述的示例或实现方式的特定特征。在以多层结构呈现具有两个或更多个层的附图或描述中的特定示例时,如所示的这些层的相对定位关系或布置层的顺序反映了所描述或示出的示例的特定实现方式,不同的相对定位关系或布置层的顺序可能是可能的。另外,多层结构的所描述或示出的示例可能没有反映该特定多层结构中所存在的所有层(例如,两个所示层之间可存在一个或更多个附加层)。作为特定示例,当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或者基板“上”或“上方”时,第一层可直接形成在第二层或基板上,但也可表示第一层和第二层或基板之间可存在一个或更多个其它中间层的结构。
图1是示出根据实施方式的半导体封装50的横截面图。
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