[发明专利]一种双节点单粒子翻转免疫的存储单元及锁存器

说明书

本发明公开了一种双节点单粒子翻转免疫的存储单元及锁存器，所述存储单元包括电源，八个支路以及每个支路上各有一个节点，每个支路上还包括2个PMOS管和2个NMOS管；每个支路通过节点与其他支路上的PMOS管和NMOS管栅极连接，实现第一、三、五、七支路各自分别与第二、四、六、八支路连接，第二、四、六、八支路各自分别与第一、三、五、七支路连接。所述锁存器还包括逻辑电路。通过该结构，任意两个节点受到高能粒子打击发生翻转逻辑值发生变化时，其他节点逻辑值均不发生改变，同时NMOS会将节点逻辑变化消除，实现存储单元的逻辑状态恢复。

技术领域

本发明涉及一种双节点单粒子翻转免疫的存储单元及锁存器，属于抗辐射电路设计技术领域。

背景技术

在一些电磁、辐射环境比较恶劣的情况下，大规模集成电路（IC）受到宇宙射线会导致器件逻辑状态翻转，即原来存储的0变为1，或者1变为0。这被称为单粒子翻转SEU（Single-Event Upsets）。由于卫星日益复杂，高性能的微电子器件被大量应用在卫星系统中，SEU的危害十分严重，当它造成航天器控制系统的逻辑混乱时，可能造成灾难性后果。在历次的强太阳风暴期间都有多颗卫星由于SEU而出现异常和故障。典型的SEU是由太空中高能粒子的轰击造成的，SEU已经成为星载计算机中最常见的错误。

已知具有抗SEU的双联锁存储单元（Dual Interlocked Storage Cell，缩写为DICE）结构均只针对SEU对单节点的作用。但是如果两个节点同时受到单粒子撞击，双节点同时翻转会造成不可恢复的变化，导致电路不能正常工作。图1是晶体管级的DICE结构图。为了方便分析，此处假设NMOS管N1、N2、N3、N4的驱动能力大于PMOS管P1、P2、P3、P4。图1中，节点X0、X1、X2、X3的逻辑值分别为0、1、0、1。若节点X0和节点X2同时受到单粒子撞击从而导致逻辑状态翻转，可能直接影响到节点X3和节点X1的逻辑状态发生变化。节点X0的翻转导通PMOS管P1，同时节点X2的翻转导通NMOS管N1，但因为NMOS管N1的驱动能力强于PMOS管P1，所以节点X1的逻辑值变为0。节点X0的翻转导致NMOS管N3导通，节点X2的翻转导致PMOS管P3导通，因为NMOS管N3的导通能力强于PMOS管P3，所以节点X3的逻辑值变为0。即节点X0，节点X1，节点X2，节点X3的逻辑状态均发生改变，因此双节点翻转带来的变化无法被消除。

发明内容

为了克服现有技术存在的缺陷，弥补传统标准DICE结构双节点抗SEU性能低的技术问题，本发明提供一种双节点单粒子翻转免疫的存储单元及锁存器。

本发明所采用的技术方案是：

本发明实施例一方面提供一种双节点单粒子翻转免疫的存储单元，包括电源，第一支路，第二支路，第三支路，第四支路，第五支路，第六支路，第七支路和第八支路，以及八个节点X0、X1、X2、X3、Y1、Y2、Y3、Y4；

所述节点X0位于第一支路，节点X1位于第二支路，节点X2位于第三支路，节点X3位于第四支路，节点Y0位于第五支路，节点Y1位于第六支路，节点Y2位于第七支路，节点Y3位于第八支路；

所述第一支路通过所述节点X0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第二支路通过所述节点X1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第三支路通过所述节点X2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第四支路通过所述节点X3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第五支路通过所述节点Y0与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第六支路通过所述节点Y1与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接；所述第七支路通过所述节点Y2与所述第二支路、所述第四支路、所述第六支路、所述第八支路相连接；所述第八支路通过所述节点Y3与所述第一支路、所述第三支路、所述第五支路、所述第七支路相连接。

进一步的，