[发明专利]时钟信号产生电路、驱动方法及电子设备

说明书

本发明提供一种时钟信号产生电路、驱动方法及电子设备，涉及数字电路技术领域，该方案产生的时钟信号的相位可动态调整切换，且相位动态调整切换时不会有毛刺。所述时钟信号产生电路包括：计数器，用于根据时钟相位调整要求通过计数生成相位设置值；译码与同步模块，用于加载相位初始值以及在相位调整过程中自计数器接收所述相位设置值，并将相位初始值或相位设置值译码成使能控制信号，对使能控制信号进行同步化处理后输出；时钟选择器，用于接收同步化处理后的使能控制信号，并根据使能控制信号在多路输入时钟信号中选择与相位初始值或相位设置值对应相位的输入时钟信号合成作为输出。

技术领域

本发明涉及数字电路技术领域，尤其涉及一种时钟信号产生电路、驱动方法及电子设备。

背景技术

时钟信号是数字电路系统必不可少的信号，且不同设计对时钟信号的时钟频率、占空比和相位也有不同要求。随着数字电路集成度和复杂度的不断提高，同步电路系统的时钟信号产生也变得越来越复杂。对于FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)这种VLSI(Very Large Scale Integration，超大规模集成电路)系统往往需要多个不同相位的时钟信号，同时对于某些系统应用要求数据信号和时钟信号保持一定相位关系，因此一般需要时钟信号相位可以动态调整，以保证电路时序和功能的正确性。

一种常用的时钟信号相位选择方案如图1所示，输入时钟CLKINn:0之间具有特定的相位关系，即时钟之间相位连续且可以覆盖一个时钟周期，该方法采用MUX(多路复用器)来选择目标相位时钟作为输出。该方案中，由于选择信号SELxm:0是异步信号，在通过改变选择信号来实现不同相位时钟切换时，输出时钟可能出现毛刺，导致后面逻辑电路功能异常。

发明内容

本发明实施例提供的时钟信号产生电路、驱动方法及电子设备，该方案产生的时钟信号的相位可以动态调整切换，且相位动态调整切换时不会有毛刺现象。

第一方面，本发明的实施例提供一种时钟信号产生电路，包括：

计数器，用于根据时钟相位调整要求通过计数生成相位设置值；

译码与同步模块，用于初始相位实现过程中加载相位初始值以及在相位调整过程中自所述计数器接收所述相位设置值，并将所述相位初始值或所述相位设置值译码成使能控制信号，对所述使能控制信号进行同步化处理后输出，所述同步化处理是将所述使能控制信号同步到需要调整的时钟域；

时钟选择器，用于接收同步化处理后的使能控制信号，并根据所述使能控制信号在多路输入时钟信号中选择与所述相位初始值或所述相位设置值对应相位的输入时钟信号作为输出，所述多路输入时钟信号的相位连续且可以覆盖一个时钟周期。

可选地，所述时钟选择器包括一个或多个时钟选择器单元，所述译码与同步模块输出一个或多个使能控制信号，所述使能控制信号与所述时钟选择器单元一一对应，所述时钟选择器单元用于自所述译码与同步模块接收对应的同步处理后的使能控制信号，并根据对应的同步处理后的所述使能控制信号在所述多路输入时钟信号中选择与所述相位初始值或所述相位设置值对应相位的输入时钟信号作为输出。

可选地，所述译码与同步模块，包括：译码器，用于将所述初始相位设置值或所述相位设置值译码成多个使能控制信号，所述多个使能控制信号中只有一路是高电平，其余均是低电平；同步电路，用于对所述使能控制信号进行同步化处理并输出，同步化处理后的使能控制信号由输入时钟的下降沿触发。

可选地，所述译码器为3-8译码电路，所述同步电路包括第一触发器、第二触发器以及八个输出触发器；

所述第一触发器的触发端输入所述输入时钟信号中的第一输入时钟信号，所述第一触发器的输入端与所述3-8译码电路的输出端相连，所述第一触发器输出信号中按低位到高位的第一至第四位输出至所述八个输出触发器中第一至第四输出触发器的输入端，所述第一触发器用于由所述第一输入时钟信号上升沿触发对所述3-8译码电路的输出信号采样；