[发明专利]基于FPGA的低延时VDE星载下行数字信号处理系统

权利要求书

1.一种基于FPGA的低延时VDE星载下行数字信号处理系统，其特征在于，包括：数据分块与高速转发模块、高效分块Turbo编码和加扰处理模块、多带宽通用调制发射处理模块；

所述数据分块与高速转发模块，用于接收VDE星载下行数字信号，并对其进行CRC校验码添加、分块处理与高速转发的操作；如VDE星载下行数字信号为短比特帧格式信号，则直接转发到高效分块Turbo编码和加扰处理模块进行后续处理，无需分块处理；如VDE星载下行数字信号为超长比特帧格式信号，则进行分块处理并转发到高效分块Turbo编码和加扰处理模块进行后续处理；

所述高效分块Turbo编码和加扰处理模块，用于对输入的短比特帧格式信号或分块完成的超长比特帧格式信号进行Turbo编码、打孔与加扰处理并转发到多带宽通用调制发射处理模块进行后续处理；

所述多带宽通用调制发射处理模块，用于识别输入的VDE星载下行数字信号的不同帧格式，并根据帧格式要求的不同调制方式包括BPSK、QPSK、1/4πQPSK、8PSK及16QAM，按照其相应的发送频率进行调制发射处理。

2.如权利要求1所述的系统，其特征在于，所述数据分块与高速转发模块进一步包括：第一控制状态机、16bitsFIFO缓存器、16位转1位串行转换单元、帧头提取与CRC校验码拼接单元；其中：

第一控制状态机，用于对16bitsFIFO缓存器进行读写控制，对16位转1位串行转换单元、帧头提取与CRC校验码拼接单元进行状态控制；所述“状态控制”具体为：

根据数据长度控制所述16位转1位串行转换单元的数据读取状态；

在帧数据开始时完成帧头信息提取并开始CRC校验，数据结束时完成CRC校验产生CRC校验码；

同时，第一控制状态机根据数据帧长度进行分块处理并生成分块标志脉冲，该述分块标志脉冲送入所述高效分块Turbo编码和加扰处理模块，作为其区分分块信号的开始标志位；

16bitsFIFO缓存器，用于接收以并行16bits的形式进入的VDE星载下行数字信号，并将该输入的16bits并行信号流进行缓存并发送给所述16位转1位串行转换单元；所述16bitsFIFO缓存器设置有数据写入时钟，且FPGA内部为所述16bitsFIFO缓存器提供高倍时钟输入；

16位转1位串行转换单元，用于将缓存的16bits并行信号转换为1bit高速串行数据，并将其发送给所述帧头提取与CRC校验码拼接单元；

帧头提取与CRC校验码拼接单元，用于接收上述16位转1位串行转换单元发送的1bit高速串行数据，并进行如下处理；在帧数据开始时判断帧头信息，包括帧起始同步位、帧格式编码LinkID，便于后续模块处理时根据LinkID生成所需参数，同时产生数据流的CRC校验码，便于信号接收时校验数据完整性；

所述帧头提取与CRC校验码拼接单元将上述处理后的信号流发送给所述高效分块Turbo编码和加扰处理模块。

3.如权利要求2所述的系统，其特征在于，所述高效分块Turbo编码和加扰处理模块进一步包括：分块判断与参数选择单元、turbo编码单元、第二控制状态机、添加扰码单元、编码打孔单元；其中：

分块判断与参数选择单元，用于根据前述超长帧分块标志脉冲输出单元提供的分块标志脉冲判断所述数据分块与高速转发模块输入的信号流是否进行了分块处理，并根据帧头判断的帧格式编码LinkID产生turbo编码需要的参数信息，包括帧长度、分块长度及编码码率；所述分块判断与参数选择单元将上述处理后的信号流输入所述turbo编码单元，并为所述编码打孔单元提供编码码率供其选择；

turbo编码单元，用于根据分块判断与参数选择单元产生的参数实现对不同信号流的turbo编码；FPGA内部高速数据处理时钟为所述turbo编码单元提供高倍时钟输入；所述turbo编码单元将上述处理后的信号流输入所述编码打孔单元；

第二控制状态机，用于判断turbo编码后的信号流是否是有效使能间隙并完成信号加扰；

添加扰码单元，用于在第二控制状态机的控制下对输入编码打孔单元的信号流进行信号加扰处理；

编码打孔单元，为turbo编码后根据分块判断与参数选择单元产生的参数中的帧长度、分块长度及编码码率，选择输出相应编码信息到下一级多带宽通用调制发射处理模块。

4.如权利要求3所述的系统，其特征在于，所述多带宽通用调制发射处理模块进一步包括：第三控制状态机、参数生成单元、采样脉冲生成单元、FIFO缓存单元、通用调制器；其中：

FIFO缓存单元，用于缓存所述高效分块Turbo编码和加扰处理模块发送的信号流；FPGA内部为所述FIFO缓存单元提供高倍时钟输入；

参数生成单元，用于根据所述高效分块Turbo编码和加扰处理模块发送的帧头判断信息生成所需参数，并将该述参数发送给采样脉冲生成单元和第三控制状态机；该述参数至少包括信号接收所需的LinkID同步头、调制方式、采样脉冲频率控制字、辅助计数器参数；

采样脉冲生成单元，根据所述参数生成单元提供的采样脉冲频率控制字，在FPGA内部提供的高倍时钟驱动下，产生调制信号输出所需的采样脉冲，并将其分别发送给第三控制状态机和通用调制器；

第三控制状态机，用于控制FIFO缓存单元读取，并在所述采样脉冲生成单元提供的采样脉冲使能下，根据参数生成单元生成的参数发送信号流输入到对应的通用调制器中进行调制输出；

通用调制器，用于根据调制方式参数选择不同的内部调制器，并在所述采样脉冲生成单元提供的采样脉冲使能下，最终输出调制信号，该述内部调制器至少包括BPSK、QPSK、1/4πQPSK、8PSK及16QAM。