[发明专利]基于FPGA的低延时VDE星载下行数字信号处理系统

说明书

本发明提供了一种基于FPGA的低延时VDE星载下行数字信号处理系统，其特征在于，包括：数据分块与高速转发模块、高效分块Turbo编码和加扰处理模块、多带宽通用调制发射处理模块；本发明通过基于VDE通信协议机制的低延迟数字信号处理方法与模块设计，大幅降低了VDE调制信号发送延迟，并降低了FPGA资源占用，可应用于VDE星载下行数字信号处理场景。

技术领域

本发明涉及信号处理技术，具体涉及一种基于FPGA的低延时VDE星载下行数字信号处理系统，适用于不同星载VDE帧格式下行数字信号的低延迟处理场景。

背景技术

随着海事通信技术的发展，为了解决现有船舶AIS通信系统在某些区域时隙冲突严重，通信速率低的瓶颈，国际航标组织(IALA)提出了船舶的VDE通信系统，并在VDE系统中增加了卫星与船舶的通信链路，以满足近海和远海船舶的不同需求，为未来复杂、多功能的海上通信应用打下了基础。

而星载VDE通讯设备受限于设备体积有限、传输距离长的影响，在接收与发送信号时对低延迟有较高需求。星载VDE的下行发射端待发送的数字信号到来时，需添加CRC校验码，进行turbo编码，添加扰码，映射调制后再按照不同帧格式的对应频率发送至后端处理。在这一过程中，由于数据需要进行缓存与转发处理，发送延迟难以避免，为保证星载VDE通讯设备发送信号的有效性与准确性，需要实现低延迟设计。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种基于FPGA的低延时VDE星载下行数字信号处理系统。本发明的技术方案如下：

一种基于FPGA的低延时VDE星载下行数字信号处理系统，包括：数据分块与高速转发模块、高效分块Turbo编码和加扰处理模块、多带宽通用调制发射处理模块；

所述数据分块与高速转发模块，用于接收VDE星载下行数字信号，并对其进行CRC校验码添加、分块处理与高速转发的操作；如VDE星载下行数字信号为短比特帧格式信号，则直接转发到高效分块Turbo编码和加扰处理模块进行后续处理，无需分块处理；如VDE星载下行数字信号为超长比特帧格式信号，则进行分块处理并转发到高效分块Turbo编码和加扰处理模块进行后续处理；

所述高效分块Turbo编码和加扰处理模块，用于对输入的短比特帧格式信号或分块完成的超长比特帧格式信号进行Turbo编码、打孔与加扰处理并转发到多带宽通用调制发射处理模块进行后续处理；

所述多带宽通用调制发射处理模块，用于识别输入的VDE星载下行数字信号的不同帧格式，并根据帧格式要求的不同调制方式包括BPSK、QPSK、1/4πQpSK、8PSK及16QAM，按照其相应的发送频率进行调制发射处理。

可选地，所述数据分块与高速转发模块进一步包括：第一控制状态机、16bitsFIFO缓存器、16位转1位串行转换单元、帧头提取与CRC校验码拼接单元；其中：

第一控制状态机，用于对16bitsFIFO缓存器进行读写控制，对16位转1位串行转换单元、帧头提取与CRC校验码拼接单元进行状态控制；所述“状态控制”具体为：

根据数据长度控制所述16位转1位串行转换单元的数据读取状态；

在帧数据开始时完成帧头信息提取并开始CRC校验，数据结束时完成CRC校验产生CRC校验码；

同时，第一控制状态机根据数据帧长度进行分块处理并生成分块标志脉冲，该述分块标志脉冲送入所述高效分块Turbo编码和加扰处理模块，作为其区分分块信号的开始标志位；

16bitsFIFO缓存器，用于接收以并行16bits的形式进入的VDE星载下行数字信号，并将该输入的16bits并行信号流进行缓存并发送给所述16位转1位串行转换单元；所述16bitsFIFO缓存器设置有数据写入时钟，且FPGA内部为所述16bitsFIFO缓存器提供高倍时钟输入；