[发明专利]一种总线实时同步控制装置在审
| 申请号： | 202010194580.8 | 申请日： | 2020-03-18 |
| 公开（公告）号： | CN111381539A | 公开（公告）日： | 2020-07-07 |
| 发明（设计）人： | 杨基鹏 | 申请（专利权）人： | 深圳市小步数控有限公司 |
| 主分类号： | G05B19/042 | 分类号： | G05B19/042;G06F13/28;H04L7/00 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518000 广东省深圳市宝安*** | 国省代码： | 广东;44 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 一种 总线 实时 同步 控制 装置 | ||
1.一种总线实时同步控制装置，包括CPU和FPGA/CPLD，其特征在于，所述CPU移植操作系统后完成人机、总线控制、控制算法，由FPGA/CPLD统一控制总线通信机制和网络控制。
2.根据权利要求1所述的一种总线实时同步控制装置，其特征在于，所述FPGA/CPLD完成通信周期可配置功能，根据CPU发送的命令参数来确定通信的周期，使得总线根据负载和运算能力，自动配置通信周期。
3.根据权利要求2所述的一种总线实时同步控制装置，其特征在于，配置完通信周期FPGA/CPLD自动产生计时，每隔配置周期触发数据发送，由于FPGA/CPLD计时可以精确到ns级，所以总线发送的周期也可以达到ns级的标准。
4.根据权利要求1所述的一种总线实时同步控制装置，其特征在于，所述FPGA/CPLD开辟缓存数据区，把CPU要发送的数据暂存到FPGA/CPLD中。
5.根据权利要求4所述的一种总线实时同步控制装置，其特征在于，所述FPGA/CPLD开辟双数据缓存区，防止发送过程中数据被更改。
6.根据权利要求4所述的一种总线实时同步控制装置，其特征在于，对于CPU实时性不能满足的情况，通过FIFO缓存的方式解决，CPU运算每个周期要发送的数据写入FIFO即可，只要保证FIFO空间数据不为空，在CPU空闲时把数据存入FIFO即可，FPGA/CPLD定时取出每一组要发送的数据，定时发送到总线中。
7.根据权利要求6所述的一种总线实时同步控制装置，其特征在于，对于数据长度不固定的总线，通信延迟等于通信速率乘以数据长度和硬件固定延迟之和。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于深圳市小步数控有限公司，未经深圳市小步数控有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/202010194580.8/1.html，转载请声明来源钻瓜专利网。
- 上一篇：一种基于标识解析技术的产品溯源系统
- 下一篇：OLED显示面板及显示装置
