[发明专利]一种总线实时同步控制装置

说明书

本发明公开了一种总线实时同步控制装置，包括CPU和FPGA/CPLD，所述CPU移植操作系统后完成人机、总线控制、控制算法，由FPGA/CPLD统一控制总线通信机制和网络控制。本发明利用了FPGA/CPLD的并行处理及时间可精确控制的特性，由FPGA/CPLD来完成实时通信功能，可以把通信数据发送抖动有效控制在ns级的精度范围。同时由于周期固定，所以同步功能可以通过数据量和通信速率提前计算出各个从站的延迟时间。从而根据每个轴的延迟补偿同步即可，无需复杂的计算可以达到更好的同步性能。

技术领域

本发明涉及工业控制技术领域，具体是一种总线实时同步控制装置。

背景技术

在工业控制领域，现在越来越多的采用了总线控制技术。总线控制要想达到好的控制效果，有两个指标非常重要。

1、如何保证从站虽然不同时刻接收到数据，但是可以同时执行命令。

2、如何保证从站每次同步执行间隔尽量和周期一致(比如周期100us，间隔也约接近100us越好)。

以上第2点主要与主站发送数据的周期实时性能有关。而第1点的性能也会受到第2点性能的影响(如果周期不准确，同步需要动态调整，甚至有时间会出现丢失一个周期的数据的情况，很难保证同步)。

目前为了保证第1点性能常见做法为：选择多核CPU，单独提供一个核用作实时通信任务，同时操作系统上增加实时补丁。此方法可以提升一定的实时性能，但是由于操作系统的影响，效果也并不太理想。

发明内容

本发明的目的在于提供一种总线实时同步控制装置，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：

一种总线实时同步控制装置，包括CPU和FPGA/CPLD，所述CPU移植操作系统后完成人机、总线控制、控制算法，由FPGA/CPLD统一控制总线通信机制和网络控制。

作为本发明的进一步技术方案：所述FPGA/CPLD完成通信周期可配置功能，根据CPU发送的命令参数来确定通信的周期，使得总线根据负载和运算能力，自动配置通信周期。

作为本发明的进一步技术方案：配置完通信周期FPGA/CPLD自动产生计时，每隔配置周期触发数据发送，由于FPGA/CPLD计时可以精确到ns级，所以总线发送的周期也可以达到ns级的标准。

作为本发明的进一步技术方案：所述FPGA/CPLD开辟缓存数据区，把CPU要发送的数据暂存到FPGA/CPLD中。

作为本发明的进一步技术方案：所述FPGA/CPLD开辟双数据缓存区，防止发送过程中数据被更改。

作为本发明的进一步技术方案：对于CPU实时性不能满足的情况，通过FIFO缓存的方式解决，CPU运算每个周期要发送的数据写入FIFO即可，只要保证FIFO空间数据不为空，在CPU空闲时把数据存入FIFO即可，FPGA/CPLD定时取出每一组要发送的数据，定时发送到总线中。

作为本发明的进一步技术方案：对于数据长度不固定的总线，通信延迟等于通信速率乘以数据长度和硬件固定延迟之和。

与现有技术相比，本发明的有益效果是：本发明利用了FPGA/CPLD的并行处理及时间可精确控制的特性，由FPGA/CPLD来完成实时通信功能，可以把通信数据发送抖动有效控制在ns级的精度范围。同时由于周期固定，所以同步功能可以通过数据量和通信速率提前计算出各个从站的延迟时间。从而根据每个轴的延迟补偿同步即可，无需复杂的计算可以达到更好的同步性能。

附图说明

图1为总线通信数据接收和同步时间的示意图。

图2为双缓冲模式下的数据周期发送示意图。